(디지털)"무엇을

[bendrift]

무슨 pre_layout 및 셀 지연 계산 post_layout 사이 diffirence 뭐죠?
도서관에서, 셀 지연 입력 전환 및 출력 커패시턴스에 의해 영향을받습니다.
pre_layout하지만 중에 RC 전선 그렇지 게이트 지연을 계산에 영향을 미칠 것입니다 exact.is은?
여러 번, 난 연기 본 커패시턴스 계산하지만, 어디에 저항을 참조 라이브러리의 공개 및 셀 지연 계산?
U 감사합니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[Guest]

[No message]

 

[iamchine]

일반 중고 네트워크 지연을 계산하려면 레이아웃을 사용 EWL (예상 와이어로드 모델)합니다.

 

[nittinsharma80]

안녕,
첨부된 PDF로 읽으십시오.
나는 당신이 모든 의심 셀 지연을 계산에 관한 추가 제거에 대한 지식에 추가됩니다 확신합니다.
만약 내가이 말을 잘못 오전 알려주 않습니다.
안부
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[bendrift]

통해 UR 도움 nittinsharma80 감사!
그것을 역에 대한 아주 좋은 신문.
postlayout 역에 대한 깊은 소재 U합니까?
내가 SPEF 및 Arnoldi 익숙하지 않은 사람이에요.
안부 인사<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[silencer3]

내가 태평양 표준시에 U를 사용하여 report_delay_calculation 옵션을 선택하는 것이 좋습니다.이것은 어떻게 계산 지연에 대한 완전한 정보를 제공합니다.

또는 하나의 옵션을 정당화와 report_timing 사용할 수있습니다.