(디지털)"모든

[yuenkit]

안녕,

어디 정보 직류 타이밍을 최적화 기법에 관한 찾을 수 있습니까?

저는 현재, 이는 매우 긴 경로를 가지고 디자인을 처리입니다.긴 경로가 발생할 타이밍 위반.이것은 IP를, 그래서 나를 위해 안으로 추가 등록을 소개하는 하드입니다.

그래서 제가 타이밍 문제를 해결할 수있는 희망을 직류 타이밍을 최적화 기법을 알고 싶습니다.

감사합니다.

 

[Guest]

[No message]

 

[jjww110]

다른 단계에서 느슨하게 빌려 사용해보십시오 수있습니다
직류 명령 - pipeline_register

 

[spauls]

그리고 어떻게 그룹화 타이밍 경로를 얻는 증분 컴파일.

 

[Nandy]

타이밍 문제를 해결할 수있는 몇 가지 방법
1.세포 기능을 운전을 늘리십시오.EG BUFX1 BUFX4에 이르기까지.
2.삽입 버퍼 또는 바꾸란 쌍.
3.무거운 짐을 하위 경로를 분리.(긴장 병목 현상)
4.대상 셀에 클럭 지연 와이어 다음 단계에서 타이밍 빌려있습니다.
에서보세요
http://www.nandigits.com/timing_eco.htm

Nandy
www.nandigits.com
Netlist 디버그 / 에코 GUI 모드이다.