(디지털)"래치의

R

rakesh1234

Guest
안녕,
enyone 날 래치를 기반으로 설계 타이밍 설명할 수 있습니까??
어떻게 플립 플롭을 기반으로 디자인을 다르게??

감사합니다

 
같은 의심의 여지 또한,이 질문에 대한 답변을 몸 좀 도와 주실 수가있습니다.

 
나도 그들의 타이밍 래치를 기반으로 디자인과 좋은 소재에 대한 검색입니다.

 
내가 LSSD (레벨 구분 스캔 디자인)에 대한 DFT에서 들었 ..우리가 사용하는 .. 바느질 스캔 래치나도 이것에 대해 좀 더 알고, PLZ 누군가가 자신의 의견을 게시합니다.

 
안녕하세요 쿠마,

당신은 자물쇠로 알려져있습니다 래치를 언급하는, 래치
때 하나의 클럭 도메인에서 스캔 다른 시계를 누른 다음 도메인에 대한 우리 잠금 장치를 삽입 스캔 체인의 두 ..... 쇠사슬을 스캔 사이의 걸쇠에 stiched 될 것입니다
..................... 입력 클럭을위한 스캔 체인 1 ...................... 스캔 시계에 대한 체인을 스캔 래치 ................ .... 유치장 시계 2 ........ 유치장에 체인을 스캔 래치 ......... 3 .................... 출력 스캔

 
당신이 가진 모든 플립 퍼 대체 무슨 뜻이야, 래치와 하나의 시계를 대체
2 비 - 시계 overlaping?이 기술은 현재 널리 사용되지 않습니다.

rakesh1234 썼습니다 :

안녕,

enyone 날 래치를 기반으로 설계 타이밍 설명할 수 있습니까??

어떻게 플립 플롭을 기반으로 디자인을 다르게??감사합니다
 
기반의 설계는 일반적으로 운영 주파수를 나아지게 할 수있습니다 물고.예를 들어 말해, 몇 가지 디자인 하우스에서만 사용 자신의 프로세서를 설계 래치.그들은 시간을 차입 개념의 사용하면 밖으로 혜택을 최대한받을려고 래치.

 
그것을 할 수 있습니까 래치 디자인을 기반으로 HDL을 언어와 합성 도구를 사용하고 계십니까????이러한 디자인의 게이트에 수행하는 수준의 추상화를 하나????

만약 두 개의 래치가 아닌 overlaping를 사용하여 매우 컴팩트한 될 디자인 시계와 시간이 매우 빠른 대출뿐만 아니라 인해 의해 슬리퍼로 바꾸십시오.아니 적은 전력을 언급합니다.

그 종지 BuidGates 래치 시간에 대한 분석을 수행할 수있는 설계 기반의 기억.

환호

 
당신은 래치,하지만 아주 오류가 발생하기 쉬운 코딩 스타일을 생성하는 도구를 사용하여 합성 수있습니다.

 
[인용 = "Arturi"] 그게 어떻게 가능한가요 래치 디자인을 기반으로 HDL을 언어와 합성 도구를 사용하고 계십니까????이러한 디자인의 게이트에 수행하는 수준의 추상화를 하나????

네, 가능합니다.추측할 수 합성 도구를 코딩 짓을을 기반으로 래치.

또한 어떤 STA를 도구 총리 (같은 시간 또는에 - 마그마에서 STA를 엔진의 빌드 정보)를 물고 기반 설계를위한 타이밍 분석을 할 수있는 소원.다시 당신도 균형을 빌려 기법이나 기술을 빌려 긴장을 사용하여 차입에 대한 컨트롤을 가질 수있습니다.두 기법 STA를 도구에 의해 지원됩니다.

 
래치 기본 설계 시간을 빌려 디자인하는 데 사용됩니다.일반적으로, 래치 레지스터의 한 종류입니다 FFS와 같은 저장소 값이지만, 민감한에서 FFS 랑은 다르다.
왜냐하면 래치하는 수준을 대신 가장자리에 민감한 래치 다음 상태에서 타이밍을 만날 시간을 빌릴 수 촉발시켰다.

자세한 내용은 저에게 연락 주시기 바랍니다!
구엔 빈 Phuc

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" />vinh.camau (시) gmail.com [/ TeX 형태]

 
U 얼마나 더 다음 단계에서 시간을 빌려 타이밍을 충족하는 데 사용될 수있는 래치를 설명할 수

 
안녕하세요 sim_333 모든,

민감한 수준으로 알고, FFS 가장자리에 민감하고 물고있습니다.위한 타이밍 회로, 데이터의 경로를 regsiters의 입력 (래치 & FFS)에 준비되어야합니다 도착 시간 충족.그 말은되어야 도착 예정 시간보다 24 시간 언제라도 (레벨에 민감하거나 가장자리에 민감한) 일어날 시간이 필요합니다.귀하의 지식을 첨부 파일에로드하시기 바랍니다 인물에 대한 래치 - 기본 설계!

그림 아래에, 당신은 그게 회로 2 경계의 중간에 B 조 래치를 볼 수있습니다 & B에 시계 기간은 2 FFS에 대한 10ns (FF로 클럭)의 구동 클럭 래치입니다 flipflops FF로 시계를 거꾸로 시계입니다.FF로 사이의 데이터 경로 및 래치 - B 조 7ns (Path1)와 물고 사이의 데이터 경로 지연 - B 및 FF로 - c 옵션 2ns (Path2)입니다.
만약 래치 B를 FF로, Path1 데이터 경로가 너무 클럭에 의해 체포가 늦었 첨단 5ns에서도 (1 / 2 기간 동안).그러나 수준 때문에 -의 민감한 데이터를 캡처할 수의 신호가 래치 래치 수준 여전히 높은 수준이다.= "현재 상태, 그리고 타이밍이 만나 다음 상태도 원인이 위의 기본 만나시기입니다.

당신이 다른 방법으로 그림 아래에 설명 수도 있겠지만, 래치 - 기본 디자인은 매우 긴 경로를 조작하는 데 유용합니다.

고마워, 그리고 나중에 보자!
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
래치 DFT에 문제가있다.나도 궁금 경우 오전 중 하나와 함께 도서관에 셀 참조
scannable 래치.또한, ATPG 도구가 아닙니다 처리기를 래치 수있습니다 (래치) 매우 잘 유치장 제외

 
래치 - 나도 알아 디자인을 기반으로하는 매우 높은 압축 성능과 저전력 마이크로 프로세서.그들은 게이트 수준의 추상화로 설계되어있습니다.이들 프로세서는 높은 주파수를 달성하기 위해 시간을 빌려 사용할 수있습니다.

생산을위한 (즉, DFT) 일부 특수 테스트 프로그램을 만들어 테스트.외부 메모리에서 프로세서 부츠와 쓰기의 기본 출력 검문소.이러한 IO를 테스트 패턴 생성에 저장됩니다.모든 테스터해야한다고 그래서 지시 (입력 패턴)와 칩 피드 경우 기본 출력을 예상 값 (즉, 체크, 체크 포인트).

하기 위해서는 테스트 프로그램을 신중하게 작성해야합니다 범위를 달성했다.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top