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richeek
Guest
안녕
내가 프로세서 Verilog 코드를 작성했습니다.그것은 프로그램 카운터가있다.내가 내 최고의 모듈에 체크 디자인을 실행하고, 내 PC에 연결되지 않은 포트를 얻을.
여기에 PC의 Verilog 코드 :
`timescale 1ns / 1ps
모듈은 PC를 (소음, dout, 부하, countEn, 세 계 최 초의);
입력 [7시] 울리다;
입력 하중, countEn, 세 계 최 초의;
출력 [7시] dout;
] dout [7시 reg;
항상 (posedge countEn) @
시작
(세 계 최 초의 경우)
dout "= 0;
다른 경우 (로드)
dout "= 울리다;
그 밖의
dout "= dout 1;
끝
endmodule
전 계층에서 내려와 거기가되지 않은 PC에서이 세포 B_1입니다.
문제는 내가 왜이 휴대폰 첫 번째 장소에서 생성된지고 디버깅할 수없는 이유는 무엇입니까?내 코드에 중복 무엇입니까?내가 생성된 디자인을 PC의 도식의 JPEG 이미지를 부착입니다.
어떤 도움을 주시면 감사하겠습니다.
감사합니다.
Richeek
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다
내가 프로세서 Verilog 코드를 작성했습니다.그것은 프로그램 카운터가있다.내가 내 최고의 모듈에 체크 디자인을 실행하고, 내 PC에 연결되지 않은 포트를 얻을.
여기에 PC의 Verilog 코드 :
`timescale 1ns / 1ps
모듈은 PC를 (소음, dout, 부하, countEn, 세 계 최 초의);
입력 [7시] 울리다;
입력 하중, countEn, 세 계 최 초의;
출력 [7시] dout;
] dout [7시 reg;
항상 (posedge countEn) @
시작
(세 계 최 초의 경우)
dout "= 0;
다른 경우 (로드)
dout "= 울리다;
그 밖의
dout "= dout 1;
끝
endmodule
전 계층에서 내려와 거기가되지 않은 PC에서이 세포 B_1입니다.
문제는 내가 왜이 휴대폰 첫 번째 장소에서 생성된지고 디버깅할 수없는 이유는 무엇입니까?내 코드에 중복 무엇입니까?내가 생성된 디자인을 PC의 도식의 JPEG 이미지를 부착입니다.
어떤 도움을 주시면 감사하겠습니다.
감사합니다.
Richeek
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