(디지털)"[도움말]

[eexuke]

안녕,
이 종지의 새로운 도구입니다.내가 뭘 "파티션"그것에 혼란 스러워요?여러 하위 모듈로 설계 컴파일러의 합성 후 Verilog Netlist 내 디자인을 분할했다.난 아직도 SOC를 발생의 파티션을 어떻게해야 하나요?

감사합니다!

 

[wadaye]

안녕하세요 eexuke :

여부를 논리 계층 실제와 일치에 달려있어

계층.일반적으로, 그것은 어려운 일이 고요.

wang1

 

[wecn]

SOC를 발생 애스 트로
어떤게 좋을까?

 

[wadaye]

wecn 썼습니다 :

SOC를 발생 애스 트로

어떤게 좋을까?

 

[Guest]

[No message]

 

[skymusic]

귀하의 디자인이 너무 커서, 그것을 나누어 주시기 바랍니다.SOC는 전용 파티션을 할 수있는 방법을 지원하는가 발생합니다.일반적으로, 몇 블록 떨어진 적은 1M 게이트 칩 분할하지 않습니다.그것은 한국 P & 인민에게 difficults 증가

 

[galant]

SOC를 Encouter 계층적 한국 P & r을위한보다 나은입니다그리고 그것은 매우 fast.At이 같은 시간에 매우 비싼 들었어요.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />

 

[feel_on_on]

발생하는 경우와 디자인을 나눌 필요가있습니다!U 그것을 나눌 필요가