(디지털)"대기

[godsun]

뜻이 높은 대기 시간이 오래 지연될?그리고 낮은 주파수에서 발생합니다 그게 아닌 가요?

 

[Mirzaaur]

대기 시간이 필요 없다는 뜻 낮은 frequecny해야합니다.디자인 아키텍처 (파이프 늘어선 / 병렬 ... 등)이 사이클의 수를 아웃 후 frequncy 너무 높을 수있습니다 집어넣을 사용할 수있습니다 conseidered 달렸죠.

그게 2 단계 내에서 가능한 한 지연이 최대입니다 파이프라인 아키텍처 combinational 경로 (중요 경로 지연)에 대한 낮은 이상 최대 frequecny 지체 결정할 수있습니다.

분명한 희망을!

모든 최고의,

 

[godsun]

고마워요, 난 알아요,하지만 난 그게 뭔지 지연에 관한 이해하지 않았습니다.
칩 속도를 재설정 것인가?

 

[Guru59]

예를 들어있을 수있습니다........ 당신 도움이

예 : 133 MHz 이상 CL3 장치주기, 3주기를 요청 대기 명 (7.5 ns의)
주기, 2주기를 요청 대기 시간 당 100 MHz의 CL2의 장치 (10 ns의)

첫 번째 비트 후 사용할 수있습니다 것이다 :
사례 1 : 22.5 ns의 (7.5 * 3)
사례 2 : 20 ns의 (10 * 2)

그래서, 낮은 지연 시간만큼 더 나은 성능을 예측할 수있습니다.

하지만, 6 비트의 버스트 읽기 기능.
사례 1 : 60 ns의 (7.5 * 3 대기 7.5 * 5 후) 첫
사례 2 : 70 ns의 (10 * 2 지연 시간 10 * 5 첫 번째 이후)

그래서, 그것을 예측할 수있습니다 그 높은 클록 속도로 이겼습.

 

[maverick_mind]

지연 시간을 입력 사이에 타락한의 금액을 적용하고 의미있는 출력을 받았습니다.그것은 바로 주파수 관련이없습니다.지연은 입력과 출력 사이의 단계의 수에 따라 결정됩니다.

주파수 중요한 경로 지연에 의해 가장 긴 경로의 지연, 즉 결정됩니다.

Infact 경우에는 더 많은 파이프라인 단계를 설계에 추가하는 자사의 중요한 경로를 줄일 수 있으므로 주파수를 증가시킬 수 있지만 (일반적으로) 지연 시간도 증가합니다.

 

[cdic]

godsun 썼습니다 :

고마워요, 난 알아요,하지만 난 그게 뭔지 지연에 관한 이해하지 않았습니다.

칩 속도를 재설정 것인가?

 

[Guest]

[No message]

 

[caplash_vlsi]

대기 및 입력 포트에 대한 귀하의 의견에 도착 사이의 시간 차이를 의미합니다 ....... 때 출력받은이 너무 직접적으로 최대 영향을 미칩니다.이는 귀하의 디자인을 ....... 작동 주파수