(디지털)"다른건

[shahal]

이 두 명령은 어떻게 다른가?

분석 - f 옵션을 Verilog

read_verilog

 

[Guest]

[No message]

 

[Adam.Yakuvitz]

이 질문에 뭔가 누락 될 수있습니다.마찬가지로 명령을 암시 read_verilog은 RTL 및 게이트 레벨 netlists에서 읽습니다.다른 한편으로는 분석 명령을 intermediat (원시적인 수준에) 형식으로 설계 및 상점 빌드합니다.

- 타입을 구문 분석 오류를 뱉어 디자인을 읽고
- 잘못에 어떠한 연결 문제 - Verilog 파일 사이에 포트 이름 등 등의 상품을 보여 분석

-
바깥

 

[Kenwood]

read_verilog는 분석이며, 정교한 2 단계,,하지만 디자인을 자동으로 링크를 포함하지 않습니다.

 

[deh_fuhrer]

를 통해 분석하고 당신이 어디로 디자인을 원하는 디렉토리를 지정 명령을 정교하게 저장할 수 있지만 read_file 디자인 파일의 경우 자동으로 현재의 작업 디렉터리에 저장된 파일을받을 것이라고 ...

 

[Guest]

정교한 당신이 아키텍처를 지정할 수 있고, 당신은 매개 변수 값을 무시할 수있습니다 ...