(디지털)"누설

[wakaka]

안녕하세요, 저는 문서를 발견했는데이 차트를 통해 사라 :<img src="http://www.synopsys.com/news/pubs/compiler/images/art2_power-fig1.gif" border="0" alt="Leakage power doubt" title="누설 전력을 의심"/>현재 전 0.13 기술을 사용하여, 그래서 많은 누설 전력에 대한 걱정은 필요가없습니다 wif 디자인을 다루고 있어요.하지만 더 0.1um 때 아래의 임계점됩니다.
누설 전력이 증가하면 규모가 작습니다.난 y를 알고 감사하고 싶습니다.

 

[Guest]

[No message]

 

[sameer_dlh25]

안녕하세요 wakaka,

만약 어떤했다인가요 가능한 당신이 문서 또는 링크를 제공하는가?
이건 재미있을 것 같다 ...

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="중립" border="0" />

 

[satyakumar]

안녕하세요 Wakaka
마찬가지로 subthreshold DEBL처럼 짧은 채널 효과 때문에 전류가 증가하면 우리는 또한 이후 지역의 작은 트랜지스터를 줄일 수 있기 때문에 하나의 칩에 더 많은 로직을 넣어하려고 동시에, 게이트 누설 등 아래로 트랜지스터를 저울.따라서 총 전력 소비뿐만 아니라, 장치의 비늘처럼 누설 증가 내려간다.

희망이 귀하의 의심이 삭제됩니다

안부
satyakumar

 

[wakaka]

이것은 위에서 언급한 문서에 대한 링크입니다.
http://www.synopsys.com/news/pubs/compiler/art2_power-dec04.html
대로 이유로, 난 아직 분명한 .....