(디지털)"논리에

P

pinkesh2001

Guest
안녕 모두,

어떻게 논리에 1 플립 플롭에서 지연을 줄일 않습니다.나는 내 눈치가 최악의지고 논리 bcoz에 도달하기 전에 1.5n의 지연 문제가있습니다.

내가 어떻게 최적화합니까.
버퍼링 그것은 최악의 지연이 매우 DataPath 중심의 차단 및 대형 cap.Its와 높은 팬아웃하지 multicycle 경로로 제출했다.

미리 감사드립니다,

Pinkesh

 
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비록 당신이 말한 내용이 아니 아주, 몇 가지 기본적인 방법과 같은 문제를 다루 분명히 나와있습니다 :
(1)의 논리를 줄일 수 combinatory, 가능 한한 짧은
(2) set_critical_range 또는 set_max_delay 명령을 포함한 직류 최적화 기술을 사용
귀하의 클럭 주파수가 너무 큰되지 않습니다 (3) 내 생각에, 당신은 더 나은 이는 더 합성을위한 올바른 재사용 귀하의 민영 RTL 코드를 수정하는거야.그것 500Mhz 미만의 예를 들어.종종 다른 코딩 방법을 다른 논리를 만들 수있습니다.
(4)의 부하 감소 할 수있는 경로를 파티션을 가능 한한 DC의 최신 verision 사용

 
감사합니다 톰슨,

하지만 아키텍처의 RTL에 따라 pepole라고 생각대로 로직 레벨을 줄일 수없는 경로가 큰 것입니다.

내가 마그마 최적화 도구를 사용하여이야.

U이 준 명령, 내가 말하는대로 Synopsys의 도구에 근무 한 적이없는 것으로 알고 아니에요.

내가 그렇게도 fanout.That 플립 플롭 출력 핀 지연을 줄일 수있습니다 Flipflop 복제 가능한가요 500 팬아웃있다.
디자인 180MHz에서 작동.

감사합니다,

Pinkesh

 

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