(디지털)"나는

[Guest]

그러나 내가 디자인 시뮬레이션, 난 문제가 좀 만나.

내 RTL 코드 있음 (), 거기에 아래와 같이 # 지연 진술입니다 Verilog.# 1 DMAReady = iDMAReady 할당;파도가 뷰어에서 DMAReady 신호를 알 수없는 값을 갖습니다.

당신은 그것에 대해 경험이 있었나요, 친구?
머가 관련 도구의 옵션은?

참고로,
내가 사용하고 있어요
Verilog - HDL을 RTL과 같은 코드,
컴파일러, ncverilog
베르디 시뮬레이터이다.

PLZ 좀 도와 줘요!!

내 게시물을 읽어 주셔서 감사합니다!
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[quan228228]

pls 귀하의 시뮬레이션 디렉토리에 다음 다시 실행하십시오 INC * 디렉토리를 삭제할 수있습니다.

그것은 당신의 코드가 잘못되지 않습니다.그것은 미국 노스캐롤라이나 단순한 버그 Verilog.입니다가끔 오래된 파일 및 디렉토리를 삭제합니다 이전 시뮬레이션에 의해 생성된.데이비드

 

[Guest]

[No message]

 

[Guest]

그 이유 # 지연이 작동하지 않는 이유를 발견.

만약 우리가 # 지연을 사용하여, 우리는 # 1과 같은 시간, # 30 등 국가
하지만하지 않는 한 우리는 설명하지 않았다, 그것을 지연 몇번 결정할 수없습니다 ncverilog timescale.그래서 우리는 아래와 같이 설명합니다.`timescale 1ns/10ps 또는 기타 장치어쨌든, 당신의 도움이, 데이비드 주셔서 감사합니다.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[nileshprasad]

감사합니다!! ..다니엘