(디지털)"기본

[vinod_g]

하이
VHDL에서 우리가으로서 정의가 레지스터의 설정을
[2시] [12시] reg (다중 차원 배열이다.
여기 [2] ]............... reg로 참조할 수있습니다
무슨 Verilog에 동등한 코드
난 [15시로 쓴] 데이터 [2시 ]..........내가 데이터를 쓸 수있습니다 [5]의 데이터를 참조하십시오 등록

 

[shiv_emf]

안녕하세요 [15시] 데이터 [2시] ..
Verilog에서이 코드를 폭 16bits 3 레지스터를 의미합니다 ...
데이터를 [5] 불법이며 거기에는 아무 6 일 등록입니다!
일반적으로 데이터에 [주소]이 사용되는 데이터에 액세스하는 메모리!

 

[xuanzhu]

당신이 등록 변수를 핥고 [2시] 임시직 reg을 정의할 수있습니다 Verilog,에서, 예를 들어 배열의 반복이 변수를 사용하여
(정수 나는 = 0; 난 "array.size에 대한; 난 )
시작
온도 = reg [난];
만약 (임시 == xxx)가
시작
/ / 사용 온도 값
yyy;
끝
끝

 

[vinod_g]

모든 하이
답장을 보내주셔서 감사합니다
예를 들어, 만약 내가] 메모리 [2] 메모리 [0], meory와 8 비트 메모리 [2 ]...... 메모리 [7]. 이제 나는 할당 의미 [7 레지스터 정의
메모리 [0] "= data_in, 지금 여기 내 의심 여부를 data_in LSB를 비트 메모리 (단) 또는 메모리 [0]에 등록할 이름이 저장되어있는 것입니다.우리가 쉽게 할 수 differntiate VHDL을 비트 벡터 레지스터,하지만 이름이 방법을 Verilog의 경우추가 3 분 후 :shiv_emf 썼습니다 :

안녕하세요 [15시] 데이터 [2시] ..

Verilog에서이 코드를 폭 16bits 3 레지스터를 의미합니다 ...

데이터를 [5] 불법이며 거기에는 아무 6 일 등록입니다!

일반적으로 데이터에 [주소]이 사용되는 데이터에 액세스하는 메모리!

 

[echo47]

당신이 범위를 지정하지 않은 선언 "] 메모리 [2]"[7 reg 문법 오류가있을 것이다.

"등록 [7시] 메모리 [0시 2분]"(2 일까지) 각 8 비트를 포함하는 0 숫자 (0) 7 일 등록 번호가 3 개 선언합니다.
뭐 그 후,
"메모리 [2]"레지스터 2의 8 비트를 의미합니다.
"메모리 [2] [5]"비트 5 등록 2를 나타냅니다.
"메모리 [1] [6시 2분]"비트 6-2를 통해 등록 1 말합니다.

 

[Guest]

[No message]

 

[VLSI]

Verilog 선언에서 배열 중 하나입니다 :

reg [브이 - 1 : 0] arr [- 1 : 0]

여기서 우리가 필요한 v를 벡터의 길이입니다.
안됩니다.각각의 위치, 폭 '브이'.

지금,
1)

[1시] VEC의; 'VEC에서'2 비트 벡터 광범위한 의미 reg
또는
하나의 위치를 2 비트 와이드의 메모리.

2)

[1시 reg] arr [2시]; 의미 'arr'3 개소 (2 downto 0) 메모리입니다
각각의 넓이 2.

 

[yasser_shoukry]

하지만 귀하의 질문에 어떻게든 애매합니다, 죄송합니다 그래서 우리는 귀하의 질문에 대답할 수 Verilog 코드를 보낼 수 있나요?

안부,
자치

 

[samuraign]

안녕하세요 Vinod_g,
질문하면 불러
[6시 reg] 들어 mem [0시 1분];

7bit 다음 두 가지 추억이있어,
U 할당할 때 들어 mem [0] = data_in
내가 data_in 7bit 들어 mem에 저장되어 [0하다고 생각];

 

[shiv_emf]

이봐, 난 지금은 분명 희망이 ...

reg 데이터 [2시]
즉 데이터를 3 레지스터 각 1 비트의 데입니다!

 

[dsairajkiran]

감사합니다