디자인의 레지스터 은행의 클럭 게이팅

[vahid_roostaie]

나는 게이트 내 디자인의 등록 은행의 시계 싶어요. sequential_cell set_clock_gating_style 명령에 : 당신이라는 옵션이 있습니다 아시다시피. 나는 연속 셀로 "래치"를 사용하고 싶지 않지만, DC는 그들과 문제를 다음과 같은 응답을위한 클럭 gatinf 논리를 삽입하지 못했습니다의 디자인에 영향을의 최고 수준의 입력 중 일부는 많은 레지스터 은행은 신호를 사용하기 때문에 : .? 입력 포트에서 FF로 "조합 경로를 어떻게 순차 세포로 래치를 사용하지 않고 클럭 게이팅를 삽입할 수있는 레지스터 은행의 활성화 신호를 구축에서 최고 수준의 입력의 영향을 무시하기 위해 DC를 만들기 위해 거기에 방법입니다 FYI? : 내 최고 수준의 입력은 낮은 전환을 가지고 있고 그냥 칩을 작동 모드를 선택합니다.

 

[gliss]

흥미 롭 군. 왜 AND 게이트 모듈에 클럭 신호를 제어하거나 등록하는 데 사용할 수없는 이유는 무엇입니까?

 

[shrxixi]

나는 너무 많은 디자인을 본 AND OR 낸드 게이팅 셀로 사용했습니다. 정확한 경고 / 오류 당신이 보는 무엇입니까?

 

[sumit_techkgp]

어떤 문제가있을 수 없습니다!. 당신은 합성 Sumit 전에 제대로 보푸라기가 UR 디자인을 주시겠습니까

 

[eternal_nan]

당신은 확실하게 사용할 수 있으며 게이츠보다는 통합 클럭 게이팅는 래치하지만 클럭 게이팅 설치 / AND 게이트를 충족해야하는 활성화 신호를 시작하고,이 explicitely 타이밍 점검해야 실패에서 타이밍을 잡아. 당신이 통합 클럭 게이팅 셀을 사용하는 경우, 특정 타이밍 아크는 디자인에 의해 충족됩니다.

 

[quan228228]

[인용 = vahid_roostaie] 어떻게 순차 세포로 래치를 사용하지 않고 클럭 게이팅를 삽입할 수 있습니까? [/ 인용] 래치없이 클럭 게이팅를 삽입, 아래와 같은 명령을 사용 set_clock_gating_style - sequential_cell 없음 [견적 = vahid_roostaie] 레지스터 은행의 활성화 신호를 구축에서 최고 수준의 입력의 영향을 무시하기 위해 DC를 만들기 위해 어떤 방법이 있습니까? [/ 인용] 번호 파워 컴파일러는 입력에서 생성된 활성화 신호를 무시합니다. quan228228