디자인으로 CTS의 impaction

[crystalfish]

안녕하세요 우리 모두 합성 클록 트리를 SoCE를 사용하는 동안, 우리는 *. ctstch 파일을 다루는 것을 알고 있습니다. 이 파일은 클록 트리의 세 가지 중요한 매개 변수, 대기, 스큐 및 전환 시간을 지정합니다. 그런데 제 질문은, 어떻게 디자인에게이 세 가지 영향을 할합니까? 내가 아는 한, 클럭 지연 시스템의 실행 빈도에 특정 효과를 가지고 있으며 스큐 클럭이 설정을 일으킬 / 시간 위반을 보유하실 수 있습니다. 이들은 정확한지? 그리고 아직 전환의 효과를 모르겠 아무도 말해 줄 수 있단 말이오?

 

[chinnisunny]

전환 시간 휴대폰으로 지연이 종종 세포의 본질적인 지연에 의해 결정됩니다, 그것이 운전임을로드하고, 입력 전환 (슬루는) • 전환이 상태를 변경할 수있는 핀을 위해 걸리는 시간입니다. - -------------------------------------------------- --------------------[ B] 또는 [/B] ASICs에서는 세포의 지연에 의해 영향을받습니다 : 입력 전환 시간 (또는 슬루 레이트) 총 하중은 이들은 입력 및 출력 트랜지스터 더 큰이 클럭 전환 시간의 가치입니다 "스위치"수있는 방법을 신속하게 적용됩니다 출력 트랜지스터 네트워크 용량과 "스트림"핀 capacitances의 "볼 수"보다가 설치 시간, 느린 전환 의미가 더 커 ON / OFF 설정에 트랜지스터를위한 시간 (s).