Jun 16, 2011 #1 V voho Guest 직렬 및 parallele 입력과 직렬 및 parallele 출력 : 안녕 모두, 나는에 등록 VHDL à 이동에서 할 싶습니다. 사전 안부에 감사드립니다
Jun 16, 2011 #2 V vahidkh6222 Guest 아마도 ... STD_LOGIC에, - LOAD : STD_LOGIC에, - LOAD_DATA : -, DIN STD_LOGIC의 : - 4 - 비트 loadable 직렬 및 직렬 아웃 시프트 레지스터 - CLK [코드] STD_LOGIC_VECTOR (0 downto 3) ; - DOUT : '--** 후 다음을 삽입,; STD_LOGIC_VECTOR (3 downto 0) STD_LOGIC 밖 --**'건축 '과 --- 키워드 ** 신호 REG'시작 '사이에 다음을 삽입 다음 (= '1 LOAD ')하면'CLK'event와 CLK = '1 경우이 키워드 ** 프로세스 (CLK)가 시작 '시작'후 REG
아마도 ... STD_LOGIC에, - LOAD : STD_LOGIC에, - LOAD_DATA : -, DIN STD_LOGIC의 : - 4 - 비트 loadable 직렬 및 직렬 아웃 시프트 레지스터 - CLK [코드] STD_LOGIC_VECTOR (0 downto 3) ; - DOUT : '--** 후 다음을 삽입,; STD_LOGIC_VECTOR (3 downto 0) STD_LOGIC 밖 --**'건축 '과 --- 키워드 ** 신호 REG'시작 '사이에 다음을 삽입 다음 (= '1 LOAD ')하면'CLK'event와 CLK = '1 경우이 키워드 ** 프로세스 (CLK)가 시작 '시작'후 REG
