동기 브램 시뮬레이션 문제

[FINALFANTASYFAN]

난 블록을 가지고 브램 디자인을 사용하여 2, 한 coef 들어 필터, 하나는 이미지가 포함되어 있습니다.디자인이 시뮬레이션으로서, 나는 문제가 발생.이들은 가장자리하는 단일 포트 RAM과 전체 상승의 CLK에 동기화된 디자인입니다. :
- 좋아 경우 CLK 시작 (초기화 값으로) 0 그럼 다.그것은 MATLAB에서 제공했습니다있어 내가 무슨 내게로 결과를 동일.
-하지만 출력을하는 경우 데이터 내가 CLK 초기화 1 다음 브램의 때때로 가치 UNKNOWN 밝혀졌로 주소를 입력하면 변경됩니다.기타, 아직 확인을 작동합니다.

무슨 문제와 시뮬레이션입니다 브램 (또는 동기의 RAM)?이가요 사람의 경험을?Pls 나 좀 도와줘!

 

[Guest]

[No message]

 

[kel8157]

그 비트 생겼 1 모두에서) 타이밍 위반 어딘가 디자인 초기화, 당신은 2)어요.

가는 그것은보고 어떻게 신호를 써주세요 / / 읽어보십시오 ko를 넣어 몇 나노 초의 지연 /에있는 주소입니다.

 

[FINALFANTASYFAN]

음, 무슨 다른 신호가자인 Bram 데이터 출력이 바로 UNKNOWN 제공하는 CLK 후 1.보시다시피 저희는 지금 필라델피아 UNKNOWN 불구하고 주소, Data_in이됩니다 안정적이고 결정 가장자리 뜻에서 1 차 상승 다음에, 그것은.

또한, 내가 근무 3E, 그것은 스파르타 구현 비트 스트림으로 보드!

그래서 무슨 문제인가요?

 

[kel8157]

FINALFANTASYFAN 작성 :

음, 무슨 다른 신호가자인 Bram 데이터 출력 UNKNOWN 오른쪽으로 오는 1 CLK 후.
주소는, 우리는, Data_in가 결정됩니다 불구하고 안정적인 그것이 제 1 회 다음 상승 에지에서 의미, 그것은 미지로 바뀝니다.또한, 내 보드는 스파르탄 3E, 그것은 성공으로 비트 스트림을 구현!그래서 무슨 문제인가요?

 

[FINALFANTASYFAN]

사실, 난 시뮬레이션을 한 타이밍.