[도움말] DC 합성 문제

[david2006]

내가 최고의 모듈을 합성하기 위해 DC를 사용하는 경우 : 모듈 톱 (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...); ... 합성 후 endmodule : 모듈이 될 : 모듈 TOP (포트 1, Port2, Port3 ,...); ... endmodule DC는 최고 port_names을 변경했습니다! 나는 합성 후 이전 port_name을 보존 싶어요. 그것이 시뮬레이션을 편리하게되도록. 그것은 port_name를 보존하기 위해 DC 명령을 존재합니까? 정말 감사합니다.

 

[stevepre]

문제는 TOP을위한 포트가 실제로 verilog 좋은이 아닌 벡터의 선택 부분입니다됩니다. 그래서 합성 도구는 자동으로 그것이 더 친숙한 형식으로 변경합니다. 왜 처음에 포트의 종류가 있습니까?

 

[funzero]

DC는 명령 change_name_rules 있습니다. 당신은 참조할 수 있습니다.