-"도움말 : 전류 미러의 출력 전류 스파이크를 취소

[mohazaga]

안녕하세요,,,
다음 ckt 및 출력 신호의 베타 버전을 사용 descripe SCL 전류를 소스로 배율.SCL 입력 신호 펄스 폭 1N, 2N 기간 (vin2 revers vin1)와 0-1로 볼트입니다.전류 소스 SCL에 의해 sinked 출력 파형 (I3)에 취소로 급상승했다.왜?어떻게 해결?
감사합니다
CKT, Wn2 = 53 * 220n Ln2 = 2 * 180n
http://images.elektroda.net/44_1176386680.jpg
출력 신호 (전류)
http://images.elektroda.net/95_1176386865.jpg
대기

 

[Guest]

[No message]

 

[hr_rezaee]

안녕
당신의 문제 "시계 피드를 통해"같아요.
M5의 게이트 커패시터를 연결할 수있습니다.(모자 M5와 GND로의 게이트 사이)되어야합니다
아마 스파이크를 줄일 수있습니다.
안부

 

[lladnar23]

음, 만약 당신이 M5에 큰 모자를 쓰고, 당신은 스파이크의 진폭을 줄일 수있을 수도 있지만 시간이 노드의 정착을위한 지속적인 증가와 같은 시간에.당신은 상황에 어디에 SCL 활동의 버스트 참조 회로에 낮은 주파수 변화가 발생할 수 실행할 수있습니다.

한 가지 가능한 솔루션은 입력에 대한 낮은 전압 스윙을 제한할 것이라고하기 전에 입력을 넣으려면 버퍼를 구축하는 것이다 - 당신은 전환 기간 동안 M5에 스파이크를 이해가 안 되네 방법.

 

[mohazaga]

안녕하세요,,,

U 추가 설명해 주실래요?및 W의 값은 / 패 그 이상의 어떤 효과가?

아니면 우리는 M5의 드레인에 연결된 비교기 diod 넣어 스파이크를 줄일 수있습니다!
감사합니다올린날짜 3 시간 36 분 후 :안녕하세요,,,
노력이 솔루션은 있지만 아직 거기에 대못?
감사합니다

 

[hr_rezaee]

안녕
내가 SCL 클록 회로를 통해 피드에 대해 자세히 모르겠어요.
피드를 통해 클럭 Cgs1, CG5 전체 Cdg5 및 입력 클럭의 부서입니다.
내가 M5의 게이트에 대형 캡을 줄일 수 있지만 그래 내가 SCL 속도를 줄일 수있을 것 같아요.
하지만 만약의 vin2 vin1 그때도 아주 약간만을 통해 피드를해야합니다 시계 반대입니다.
안부

 

[mohazaga]

안녕하세요,,,
나는 그것 이상의 효과를 볼 수 있지만 현재의 거울을 다음 단계는 현재 최악의 2 SCL 밖으로 어떤 효과를 꺼내 SCL의 다른 단계를 추가합니다.입력 펄스와 같은 초기 언급 ()와.
그냥 소녀, I2, I3 & I4 다음 그림을 참조하십시오.
내가 ckt 및 출력 신호 bothe 게시물
U 제발 도와 줄 래요?
감사합니다<img src="http://images.elektroda.net/9_1176610996_thumb.jpg" border="0" alt="Help:Canceling the spikes of current mirror output current" title="도움말 : 전류 미러의 출력 전류 스파이크를 취소"/>http://images.elektroda.net/9_1176610996.jpg<img src="http://images.elektroda.net/77_1176611074_thumb.jpg" border="0" alt="Help:Canceling the spikes of current mirror output current" title="도움말 : 전류 미러의 출력 전류 스파이크를 취소"/>http://images.elektroda.net/77_1176611074.jpg