S
sawaak
Guest
안녕,
도구 및 언어 AMS 설계를 위해 최선이 무엇인지??
VHDL - AMS a IEEE 표준이지만 Verilog - AMS되지 않는 것입니다, 그 VHDL - AMS 강력한보다 더 인기가와
Verilog - 유추할 수 AMS???
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="충격" border="0" />감사합니다
sawaak
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sawaak