더블 버퍼링에 대해> 생각

[KSR24]

안녕,
내가 배열을 두 VHDL에서 더블 버퍼를 구현 오전 시도하는 ... 즉 선언하고 싶습니다, 나는 것과 같은 마자 첫 번째 요소로 처음으로 하나가 두 번째로 채워진 배열 인덱스를해야 가리 킵니다... 동안 두 번째에가는 빈 프로세스가 만드는 있도록 배열은 읽기 포인터를 읽어야의 내용을 먼저 배열 필링

해줄 사람이 포인터를주고 좀 생각을 읽을 선언하는 방법을 쓰기, 색인??

감사합니다,
Kavya.

 

[kalyansrinivas]

그래, 당신이 할 수있는가 실시간으로 문제가 그 작업에 사용되는 이것은 주로

Decalre 두 개의 버퍼와 로직을 하나의 제어) 기계에 대한 제어를 모두 버퍼를 (무어 주

감사합니다
남 Kalyan의 srinivas

 

[Guest]

[No message]

 

[KSR24]

@ kalyan
생각을 공유 주셔서 감사합니다.edaboard으로서 첫 번째 단계는이 스레드 중 하나를 내가 추천 링 버퍼를 구현하려고합니다.
하지만 난 .. 파형 오전 걱정이 예상 내가 얻은 그냥 ..
수 u이에게 수정 봐 봤나 봐요?<img src="http://images.elektroda.net/43_1257439862_thumb.png" border="0" alt="idea about Double buffering" title="더블 버퍼링에 대한 생각"/> 감사합니다,
KSR.올린날짜 분 후 1 시간 34 kalyan,
미안 해요 좀 어떻게 형태로 파도 포트의 이름을 잃어 ..
여기하다
(하단 맨 아래)
CLK
재설정
wr ()는 쓰기
회 () 읽기
w_data (입력 데이터)
r_data (출력 데이터)
빈
전체 ..
_________________________

.. 내 코드의 heres 엔티티를
엔티티 fifoeda입니다

(일반적인
B : = 8; - 숫자의 비트 : 자연
승 : 4 - 숫자의 주소 비트 = 자연 :
);

포트 (

CLK, 리셋 : std_logic에;
회, wr : std_logic에;
w_data : std_logic_vector에 (B 급 1 downto 0);
빈, 전체 : 아웃 std_logic;
r_data : 아웃 std_logic_vector (B 급 1 downto 0)
);
최종 fifoeda;