대한 DLL을 설계

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newbie_1

Guest
안녕하세요, 당신은 내게 DLL이에 허가를 줄 수 있습니까? 및 위상 보간기 것에 대해, 어떻게 보간기를 사용할 수 있습니까? 좋은 논문을 부탁드립니다. 덕분에 많은 초보자
 
하이 [B 조] 아스날 [/ B 조]는, [B 조]는 당신이 루프 회로 서류 또는 자료 완전히 Verilog 또는 Vhdl 시뮬레이션 도구를 사용하여 implmented 수있는 디지털 DLL에 관한 잠겨 어떠한 디지털 지연하지 않아도됩니다. 또한 어떤에 의해 난 디지털 시뮬레이션 도구 (FPGA에 기회만 프로) 회로의 출력은 아날로그 시뮬레이션 도구 (테너 / Tspice) 신호 회로 입력 ... [/ B 조]에 붙이는 데 사용할 수있는 방법을 알 수
 
[인용 = 복어] 하이 [는 / B 조] 아스날, [B 조]는 당신이 루프 회로 서류 또는 자료 완전히 Verilog 또는 Vhdl 시뮬레이션 도구를 사용하여 implmented 수있는 디지털 DLL에 관한 잠겨 어떠한 디지털 지연이 있나요 [는 b]. 또한, 어떤에 의해 전 디지털 시뮬레이션 도구 (FPGA에 프로 기회만) 회로의 출력은 아날로그 시뮬레이션 도구 (테너 / Tspice) 신호 회로 입력 ... [/ B 조] [/ 인용] 안녕 복어 주실하는 데 사용할 수있는 방법을 알 수 모델을 verilog에서 DLL에로, u는 디자이너 가이드의 웹사이트를 참조할 수도 u는 카운터를 사용하여 작성하실 수 있습니다, 그리고 u는 첨부된 하나를 시도할 수 있습니다. 및 U 후에 설정보기를 생성하여 혼합 신호 시뮬레이션을 할 spectreVerilog 사용할 수있는 다음 DLL이 모델을 u 받으세요.
 
전 초보자입니다. DLL을 디자인을위한 좋은 참고가 있습니까? 감사합니다 :! D 조 각각 [/ B 조]
 
안녕하세요 아스날은 어떻게 DLL의 당신의 verilog 모델을 사용할 수 있습니까? 감사합니다!
 
[인용 = zgz1983] 내가 어떻게 DLL의 당신의 verilog 모델을 사용할 수 있습니다 안녕 병기창? 감사합니다! u는 DLL을 구성 무엇이며 어떻게 작동 알 수있는부터 [/ 인용]이 뭐야 그냥 DLL의 빌딩 블록의 유일한 행동 모델을 제공 시뮬레이션 coz 위해 그것을 사용할 수 있습니다. 감사의 병기창
 
하이의 아스날, 스탠포드에서 verilog 코드에서 몇 가지 오류가 있습니다. 또한 일부 코드는 submodules에서 누락되었습니다. 당신이 코드의 작동을 확인하고 좋은 작업 코드를 게시할 수 있습니다.
 
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