대의 파이프라인에 RTL 평행 정보>

[cafukarfoo]

안녕 선생님 / 부인,

누구나 개념 설명 파이프라인과 다른 이들을 사이에 병렬?

시간이 당신에 대해 미리 감사합니다.

 

[shitansh]

안녕하세요,

내가 당신을 생각하는이 책은 도움이 될 수.
Architecture, Implementation, and Optimization

고급 FPGA를 디자인
건축, 구현 및 최적화

-
Shitansh Vaghela

 

[Guest]

[No message]

 

[Syswip]

레지스터를 추가하는 경우 여러 개의 파이프라인 단계에서 당신이 가진로 나눠 경로를 매우 긴 타이밍 수 그때.하지만 당신이 성능이 어떻게 그 사이클을 시계 것입니다 잃고 당신은 어떤 증가하지 될 수 있습니다.

이제 예제 2를 고려해 보자 :

1.Your 입력이 출력에 의존합니다.그것은 프로세스 즉, 입력의 다음 출력 결과를하기 전에 유효한 당신이해야합니다.입력을하지 처리하기 전에하는 데 유효한 출력을주기를 클럭 것입 지출 하나 추가하실 수 있습니다에서는 경로를하지만, 타이밍이 중요 감소 너의 것이다 단계는 대소문자를 하나 추가 파이프.예를 들어 데이터가 10 바이트.당신의 모듈은 하나의 클럭 사이클에 읽는 하나의 바이트들을 수정 및 출력에 넣습니다.파이프없이 데이터를 등록하는 사이클 10 클럭 처리를 마친 후 것입니다하지만 지금은 모든 사이클을 처리 클럭 20 당신이 필요합니다.
2.Your 입력이 출력에 의존하지 않습니다.그것은 결과를 의미 출력 유효하지 않고 기다리는 다음 입력을 할 수 과정입니다.첫 번째 바이트 무대 파이프 한 것입 출력 후로 인해 2 클럭주기.그러나 복용량을위한 처리 다음에 입력하십시오 모듈과 출력 기다릴 수가에 대한 모든 클럭 사이클로 얻을 수있는 데이터를.그리고 지금은주기를 클럭에만 11 필요 과정의 모든 데이터를.이 추가 클럭주기가 대기 시간이라고합니다.

내가 당신을 도울 것입니다 이것을 바랍니다.
Bests,
Tiksan,
http://syswip.com/