당신의 칩 더미 패턴

[sharkies]

내 칩 칩 더미 패턴을 가하고 과정에있어 디지털베이스 밴드를 포함 ... 아날로그 기저 대역 및 RF 블록 그것은 송신기가 기본적으로 .. 어쨌든 .. 나 칩과 칩을가는 것입니다 2GHz 송신기 출력 신호 해제에서 유래 소호 신호 같은 모든 아날로그 및 RF 블록 블록 등 높은 신호 주파수 경로에 더미 패턴을 제외. 거기 내가 고려해야 할 다른 문제가 있습니까? 마네킹은 응급 구호팀 표지,하지만 난 그것이 기생 정전 용량을 많이 발생할 것이라고 믿으 패드 사이에 인형을 넣지 않았어 .... 내가 DRC의 밀도 규칙 오류의 거금을주고 데려 것을주의. 하지만, 모든 DRC를 비운 허무 수있다는 것을 믿고 얼마나 많은 위반 허용되지 수 있습니까? 그것이 더 필요 믿으면 윌 TSMC의 수동 인형에 넣었어요?

 

[dgnani]

안녕 그것은 지역 밀도는 더 많은 기능 크기 축소 중요 더되는 이후 사용중인 노드가 어떤 과정을 지정하는 데 중요한 것입니다 sharkies. 대부분의 수율에 중요한 당신이 제출시 또는 보통 디자인 FEOL 인형을 특정 제외 레이어를 배치 구두 / 서면 요구 사항에 한하여 별도로 지정하지 않는 한 파운드리는 인형을 추가합니다. 우리는 종종 / O를 주요한 영향을 미치는 금속 밀도 규칙 승을 무시하고 있지만 우리가 죽기 당 R & D에 너무 가격이 관계가 없어. 대부분의 경우는 추가 기생 커패시턴스를 최소화 인형 및 설계 구조 사이에 큰 최소 거리를 지정할 수 있습니다. 이상적으로 당신은 추출해야하고 다시 시뮬레이션.

 

[dick_freebird]

당신은 이것이 꽉 타임 라인에서 생산 향하고 부분이다 경우 "인형"은 (또는 지상 전용) 장치 및 회로 블록, 연고가없는 될 만들기 수도 있습니다. 처럼 트렁크에 스페어 타이어,. 유용한 논리 게이트와 커밋되지 않은 트랜지스터, 저항, 모자 등이 작은 여분이 블록은 자신을 확인하십시오 그래서 당신은 금속 전용 마스크 respin에 쉽게 도달할 수있는 그들을 주변에 퍼진 소문. 인형 - 대 - 바보 - 투 - 시리즈 커패시턴스를 도약 더미 가능성이 잘 bondwires보다 적습니다. 내가 밀도는 깨끗한 마지막 시간을 기억할 수 없습니다. 몇 가지 규칙이 좀 파운드리에 말도 안됩니다. 밀도를 통해 2 % 원하는 것 특히 물건. 당신은 웃음을 원한다면, 아무것도 밀도로 구성된 "테스트 칩"을 만들어 채우고 볼 통과하는 경우, 또는 얼마나 많은가. 밀도 밀도를 통과하지 못하는 세포를 작성하는 경우, 당신은 그것을 잊을 수 있습니다.