당겨 -

J

Justinyuan

Guest
무엇
당겨 - 다운과 함께 () 저항이 약해 뜻이에요?

약한 저항 the 저항의 가치를 의미합니다 아주 작은 무엇입니까?

 
아니, 약한 당겨 - 내려 큰 저항이 (또는 이에 상응하는, 즉 그것을 활성 장치 칩에)있을 수있는 유효한 논리 0 전압을 보장하는 모든 누설 전류를 무시 가능한 한 높은 저항으로.작은 값, 높은 가치를 논리 0을 보증하지 않습니다 것이 높은 구동 전력을 낭비해야 할 때.

 
저항을 아래로 당겨 때 얼마나 많은 저항 핀 로직 레벨 1이 핀에 연결되어있는 접지로 볼 수 없다는 의미입니다.
지금
올려 / 다운
& 올려 약한 / 다운 강한의 질문.

그래서 이름으로 올려면 강한입니다 또는 다음 작은이다 저항 풀다운 (또는 큰 전류 소스를 강하게 끌어) 제안

& 약한의 경우 저항이 매우 크다는 동등한 올려 100k의 질서를 말한다.현재의 CMOS 회로에서는,이 (UPA의 PMOS와 함께 당겨
및 NMOS 풀다운) MOS를 사용하여 실현됩니다.

 
NOmarly, 저항의 풀다운의 가치를 10 khom입니까?

 
우리는 저항의 풀다운 후 잡음이 존재하는가 회로에 효과 감소를 위해 사용 풀다운 resistore 생각합니다.

하지만 나는 그것의 순서에 대해서는 생각이 있지만
대형 100k라고 생각합니다. 그렇지 않아?!!

 
안녕하세요, 위 또는 아래로 당겨 저항을 보장할 수있는 게이트 작은, 즉 전류를 통해 I
/ O를 게이트를 파괴하는 대형없습니다.예 들어, 귀하의 전원
5V의 경우, 저항 만, 현재는 5v/10k = 0.5mA
아래와 같습니다.

그럼 언제 전원 5V의 <-> 4.7k, 3.3V의 <-> 3.3k 등등 ...

알겠나?

안부,

데비 주하

 
안녕하세요 ~ ~

보완의 CMOS 회로에서, NMOS 트랜지스터의 PMOS 또는 끌어 오기 - 위 또는 아래로 당겨 - 트랜지스터를 각각 사용됩니다.어떤의 PMOS 또는 NMOS 트랜지스터
항상 낮은
- 수준 또는 그 게이트로 높은 - 레벨 전압, repectively 적용하여 설정할 수있다.물론, 당신이 직접 Vdd 또는 게이트 접지 라인의 ESD 문제로 인해 연결되지 않습니다.Instean, 당신은 한 - 또는 제로 - 회로 셀이 목적을 위해 사용됩니다.

안녕 ~ ~

 
yjkwon57 썼습니다 :

안녕하세요 ~ ~보완의 CMOS 회로에서, NMOS 트랜지스터의 PMOS 또는 끌어 오기 - 위 또는 아래로 당겨 - 트랜지스터를 각각 사용됩니다.
어떤의 PMOS 또는 NMOS 트랜지스터 항상 낮은 - 수준 또는 그 게이트로 높은 - 레벨 전압, repectively 적용하여 설정할 수있다.
물론, 당신이 직접 Vdd 또는 게이트 접지 라인의 ESD 문제로 인해 연결되지 않습니다.
Instean, 당신은 한 - 또는 제로 - 회로 셀이 목적을 위해 사용됩니다.안녕 ~ ~
 
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