누가 동일한 0.5um CMOS 프로세스에 대한 제게 2 파운드리의 차이점을 말할 수 있습니다!

[macaren]

예를 들어, 내가 TSMC의 0.5um CMOS 공정을 기반으로 설계된 하나의 IP를 가지고 그리고 지금은 내가 말할 수있는 그들 간의 공정 격차가, 방황, 차트에서 밖으로 녹화 될 새로운 칩을 설계 싶어? 그냥 작은 차이는?

 

[Milad-D]

당신은 약간의 말처럼 내가 패시브 구성 요소에 약간의 차이를 보았다. (65 나노미터를 스트리트에 TSMC의에서 pirting)

 

[macaren]

난 안 0.5 음 설계에 따라 TSMC의 비교기를 수정한다면 단지 (drc) 레이아웃 verificaiton을,,, 밀라드 당신을 감사합니다. 그리고 타파가 차트에서 해당 disign, 누구 칩 성능을 평가할 수 있습니까?

 

[dgnani]

DRC 규칙의 차이는 대부분 사소한있을 것입니다. 완전히 TSMC의는 보통 모두 N과 피 임플란트의 IBM은 이식 없음 따온 동안의 tapeout을 필요로 연결된 레이어의 자동 생성을 억제 TSMC의 특정 레이어의 존재를 예 : 훨씬 더 중요한 필수 tapeout 층, 논리 운영 및 스트림지도의 차이 것입니다. .. 아주 쉽게 다시 실리콘 쓸모없는 조각을 얻을 수 있습니다. 심지어 같은 파운드리에 대한 PDK 또는 디자인을 변경 집을 완전히 망쳐 귀하의 tapeout에 충분합니다.

 

[jeevan.life]

당신은 테이프 밖으로 진행하기 전에 더 나은 당신이 계층 매핑을 확인 .. 그리고 규칙 세트가 다를 수 있습니다 .. 그것은 앞서 철저한 검증없이 당신의 계획을 가지 권장되지 않습니다.