년 불법 왼쪽

[maxfli]

안녕 모두,

내가 Verilog 시스템 설계에 사용하고있습니다.

하지만 거기에 내 코드에 오류가있습니다.
//-------------------------- 오류 정보 ------------------- -----------
"등록에서 불법 왼쪽 연속 할당의 오른쪽"
//------------------------------------------------ ------------------------

//--------------------------- 내 코드 ------------------- ----------------

] 트리거 [31:0 reg;
[3시 reg] triggerinput [7시];
방아쇠를 지정 [31:28] = triggerinput [0];
방아쇠를 지정 [27:24] = triggerinput [1];
방아쇠를 할당할 [23시 20분] = triggerinput [2];
방아쇠를 할당할 [19시 16분] = triggerinput [3];
방아쇠를 할당할 [15시 12분] = triggerinput [4];
방아쇠를 할당할 [11시 8분] = triggerinput [5];
방아쇠를 할당할 [7시 4분] = triggerinput [6];
방아쇠를 할당할 [3시] = triggerinput [7];
//------------------------------------------------ ---------------------------

어떻게이 문제를 해결할 수 있습니까??

감사합니다

 

[Guest]

[No message]

 

[fvm]

1.이 경우에는, 쓰기
코드 :

철사 [31:0] 트리거;