네트리스트 시뮬레이션에 대해 질문이 있으십니까?

[atuo]

안녕하세요, 모두 내가 합성 DC와 타이밍이 충족됩니다를 사용하여 내 디자인 후에, 나는 네트리스트를 얻을. 나는 형식을 사용하여 네트리스트 내 NCVeilog를 사용하여 네트리스트를 시뮬레이션 할 때 RTL.But 같다 확인, 제가 타이밍을 충족, 나는 두 번 내 시계 기간 경우 시뮬레이션 결과가 옳다는 아무것도 없다는 사실을 알아. 저는 DC는 타이밍이 충족하지만 네트리스트 시뮬레이션 제가 두번 내 시계 기간 직전 아니라고 말해줘 왜 모르겠어요. 저는 DC 타이밍 보고서 또는 네트리스트 시뮬레이션의 결과를 믿어야합니까? 감사합니다 atuo

 

[gerade]

당신은 일반적으로 합성 단계에서 통과 STA를 디자인 한에만 설치 시간이 충족되어 설계 시간 위반을 보유 많이있을 수 있습니다. 그것은 이유가있을 수 있습니다. 안부

 

[atuo]

친애하는 gerade,하지만 대기 시간 위반이 클록 기간과 관계되지 않고 일부 개최 시간 위반이있을 경우 네트리스트 시뮬레이션은 항상 오류라고 생각합니다. atuo을 안부

 

[kslim]

정적 타이밍, 내가 생각 없다, 동적 기능 guerantee입니다. 그것시겠습니까?

 

[atuo]

그러나 P & R 후, 당신은 귀하의 ASIC 동적 기능과 타이밍을 보장하기 위해 정적 타이밍과 FM에 따라 달라집니다. 감사합니다 atuo

 

[AlexWan]

[인용 = atuo] 그러나 P & R, 당신은 정적 타이밍에 의존하고 ASIC 동적 기능과 타이밍을 보장하기 위해 FM 후. [/ 인용] 사전 시뮬레이션이나 POST - 시뮬레이션 시뮬레이션 주석 사후 SDF 파일을 동적 타이밍 검증을 않습니다. STA는 정적 경로 타이밍 분석을위한 전용입니다. FM은 기능 검증입니다. 행운을 빕니다.

 

[ic_design]

DC는 간단한 타이밍보고만을 제공합니다. 당신은 더 나은 STA를 전달했다.

 

[atuo]

안녕 모두, 난 그냥 형식과 STA를 통과한다면 제가 동적 시뮬레이션을 무시할 수 알고 싶어? 감사합니다 lsong

 

[horzonbluz]

아니, 당신은 그것을 무시할 수 없습니다.

 

[masai_mara]

나는 그의 질문이 제대로 해결되지라고 생각합니다. 그렇지만, 나 또한 donot 이유는 너무 잘 알고, 그리고 그 이유를 알고 관심을 것입니다. 그의 문제는 타이밍 위반이다해서 우리가 검증 정식 방법을 제외할 수 있습니다 주시기 바랍니다. 그러나 STA에 대한 것은 그것이 침해를 제공해야하지 않은 경우에는?

 

[atuo]

horzonbluz 안녕하세요, 왜 동적 시뮬레이션을 무시할 수없는 이유는 무엇입니까? 도와 주셔서 감사합니다. 감사합니다 atuo

 

[spauls]

정장과 STA는 게이트 시뮬레이션 (사전 시뮬레이션 및 사후 시뮬레이션)을 대체할 수 없습니다. 1). 정장 도구는 디자인의 기능을 확인합니다. 그것은 서로 다른 수준 사이의 디자인을 비교하고, 타이밍을 상관 없어요. 2). STA 도구를 우리가 "flase_path"설정하지 경로의 타이밍을 확인합니다. 이제 SoC 설계에 많은 클럭 도메인이 있습니다. STA는 일반적으로 서로 다른 클럭 도메인을 통해 경로를 확인할 수 없습니다. 그래서 우리는 동적 시뮬레이션, 게이트 시뮬레이션을 할 수있다.

 

[rlogin]

우리에 대해 수백만 게이트 수준의 설계와 STA + FM을 사용하고, 어떤 DTA을하지 않으며 아무 문제는 이제부터 발생하지 않습니다. 역 + 픔을 사용하려면, 열쇠는 디자인 규칙입니다. 몇 가지 디자인 규칙 위반 역 고장의 원인이 될 수 있습니다, 나는 그것이 신뢰할 수있는 결과를 줄 수 의미합니다. 또한, 귀하가 SDF가 DC에서 만든과 함께 다시 - 주석을 시뮬레이션을 했어요, 그런데 같은 경로 제약, 코너 등으로 DC 스크립트를 다시 확인해해야합니다. 때로는 verilog 라이브러리에서 절대 지연이 훨씬 비관적인 것입니다.