-"낸드 노어 지연 또는

[spauls]

승 들어 / 5 패 비율 / 2 게이트를 더 지연이나 낸드 노어가있다.

 

[coolrak]

내가 노어 것, 만약 내가 잘못했다는 NOR의 로직 노력부터 날 좀 더 NAND.Correct에 comapred이 더 지연이하고있다

 

[ee_expert2000]

낸드 일련의 트랜지스터를 필요로 할 수있습니다.
그래서 전반적인 저항 노어 병렬로 트랜지스터와 비교하여 더 큰 것입니다.
지연을 직접적으로 인민에 비례
낸드 플래시보다 지연된다.

 

[visualart]

말은 어떤 논리가 당신을합니까?
디지털 논리?또는 Flash 구조?
논리에, 내가 아니고 낸드 플래시보다 더 빠른 것 같아요
자사의 P는 트랜지스터를 병렬로입니다

 

[acidwabbit]

또한 올려 지연에 대한 더 많은 것이다 더 풀다운을 낸드 .. 더 많은 시간이 걸릴 것입 충전 ... 저도 더 지연됩니다

 

[SABU]

1 낸드 GATE 전송을위한 (의 CMOS 디자인마다, 같은 1 의미 0 전송 / P는 높습니다 0 노어 게이트에 더 많은 시간을 time.for tra taks 더 걸립니다.

확인해보세요
안부

 

[mystique_unbound]

노어 게이트 전용. 이것은 회로 자체에서 볼 수있습니다.당신은) 큰 승 / 패 2 PMOS (4 번 nmos 그 같은 상승 및 하강 시간을 일련의 연결.그래서이 충전 시간 증가의 경우 ogf 낸드 노어 게이트 게이트로 나타났다.

 

[Guest]

안녕,

U 생각해 많은 replys지만, 난 그 단순한 생각하고 모두가 하나의 개념 PMOS 및 NMOS .. 중 Rd라는 사치 가지고그게 전부 다

PMOS PMOS보다 더 따라서 스위치를 ON 더 많은 시간이 걸립니다 Rd있다.

마찬가지로 노어 시리즈 및 병렬 전환이 ... 더 많은 시간이 소요에 PMOS NMOS에있다그게 전부 다 .. 임마

안부.

 

[apradeep]

네, 저도 더 많은 지연을 가지고 있기 때문에 P는이 시리즈에서 트랜지스터
NMOS의 경우도 마찬가 빠른 낸드 플래시보다 더 있음
감사합니다
pradeep

 

[Guest]

[No message]

 

[Guest]

안녕,

언제 NMOS 및 PMOS, 당신은 플래시의 핵심 배열의 주위에 주변 회로를 언급하는 말 ()가 아니라 플래시의 핵심 배열 자체를 의미 앰프 예.

맞죠?