낸드 게이트는 비교기의 PLL에서 PFD

[turtlewang]

지금은 누구의 출력 주파수 1GHz있는 PLL을 설계입니다. 그럼 좀 PFD 아키텍처를 선택합니다. 일 수 있고 누구도 무엇 PFD의 디자인 고려 사항 아르 말해, 2 PFD NOR 게이트 PFD 및 낸드 게이트의 차이점은 무엇입니까? 3 수 있고 누구도 나에게 다른 PFD의 architecuture의 comparsons에 대한 자료를 제공? 정말 감사합니다!

 

[leo_o2]

데드존 시간은 작게해야합니다. 둘 다 노어 및 낸드 구조가 확인됩니다. 일부 미리 충전 PFD 작은 죽은 영역 시간이 있습니다.

 

[AdvaRes]

안녕하세요, 일반적으로과 게이츠는 이유가 여기에 [홈페이지] [/ URL을] 또는 http://www.edaboard.com/thread116973.html 초 회신을 보시려면 알고 설계에 선호됩니다 여기에 [홈페이지]를 http://www보세요 [/ 홈페이지] .edaboard.com/thread116448.html

 

[turtlewang]

감사합니다 leo_o2,하지만 뭔가 퍼즐 날! 여러 신문에 있기 때문에, 그들은 재설정 경로를 제거하여 죽은 영역을 줄이고 싶습니다. 죽은 영역의 PLL의 출력에서 일부 지터를 일으킬 수 있기 때문에. 하지만 Razarv의 책에 모두 상 / DN이 신호가 얼마 동안 바람직 높은합니다. 때문에 충전 펌프의 스위치에 콘덴서를 중. 제 생각엔 리셋 신호에서 죽은 영역 결과입니다. 리셋 신호가 D_flip의 플롭를 재설정하려면 어떤 문을 통과하기 때문입니다. 우리는 그때 죽은 영역을,없는 경우는 UP / DN이 신호가 작은 위상 차이의 경우 충전 펌프의 스위치를 드라이브에 충분한 에너지를 필요가 없습니다. 나의 이해 맞아? [견적 = leo_o2; 831783] 데드존 시간은 작게해야합니다. 둘 다 노어 및 낸드 구조가 확인됩니다. 일부 미리 충전 PFD 작은 죽은 영역 시간이 있습니다. [이 / 견적] [컬러 = "실버"] [크기 1 ]---------- 게시 13시 40분에 추가 = ------- --- 이전 게시물 13시 36분 ----------[/ 크기] [/ 색상] [견적 = AdvaRes에 갔었어요; 832006] 안녕, 일반적으로과 게이츠는 이유는 둘째보고 알아하려면 디자인 선호 여기에 [홈페이지] [/ URL을] 또는 http://www.edaboard.com/thread116973.html 회신 여기를 봐에게 【URL】 http://www.edaboard.com/thread116448.html [/ URL】 [/ 견적 받아 ] 감사 AdvaRes