내 프로젝트의 문제

[bjzhangwn]

그래서, 내 프로젝트에서 문제는 내가 data.usually dqs이 시계로 합성되는 입력을 샘플하는 입력 신호를 (dqs 100MHz)를 사용하지만이 디자인에 dqs은 시계로 합성 수라도 나는를 추가 did't면 문제가, 그리고 데이터와 dqs에 대한 constranit를 추가하는 방법을 몰랐어요 (dqs는 시스템에 시계되지 않기 때문에 전 데이타를 예제로 사용) 제약 및 샘플 데이터가 부분적으로 잘못되며, dqs fanout는 20.can 사람이 전자에게 충고 하나입니까?

 

[echo47]

"dqs"이란 무엇입니까? 그것은 FPGA 중 하나가 브랜드에 대한 구체적인가요?

 

[bibo1978]

난 그가 데이터 스트로브 신호를 의미 같은데, 그것에만 R 사용 FPGA, 제약 Maxdelay 특정 스큐과 함께 스트로브 신호에 따라, 당신이뿐만 아니라 lowskewlines을 사용할 수 있습니다, 또한 핀 지정에 따라 달라집니다.

 

[wolfheart_2001]

귀하의 FPGA 지원 여러 개의 시계가 다음의 경우에는 아무 문제가 시계가 모든 프로세스의 어떤 그것이 감도 목록의에를 포함 않는다 해칠 못하으로 UR 입력 샘플러 번역이 없습니다. UR FPGA 여러 시계를 supprot 없다면 문제가있는 것입니다, 그 xxx는 시계 경우로 합성 도구는 모든 (XXX = '1 '과 xxx'event) 상태 intepret하게됩니다 U가 시스템 클럭을 나누어 이것을 해결할 수있는 방법도 2,4,8로 ... UR 샘플러의 가장 가까운 주파수를 또는 UR FPGA에서 지원하는 경우 DLL을 사용하는

 

[Sparc]

제가 wolfheart_2001에 동의하고 "UR FPGA 여러 시계를 supprot 없다면 여기서 xxx는 시계 방법이없는 경우로 합성 도구는 모든 (XXX = '1 '과 xxx'event) 상태 intepret하게됩니다 문제가있다" 이 문제에 대한 최초의 솔루션으로, 필요에 따라 시스템 클럭의 분단을 제공합니다.