난 할 수있어 도구를 누구나 EDA 제품의 줄 좀 생각이 필요

[kawaiicat]

내가 신호 신호 믹스 원하는 디자인을 할 아날로그,위한, 내가 시뮬레이터 양념을 가지고
원하는 사용하여 과도 시뮬레이션, 향신료대로가 아니라 매우 효율) 오래 걸릴 날 '그렇게 해달라고 만약 내가 원하는 수 있도록 (디지털 부분을 시간을
내가 그것을 확인하기 위해 Verilog 글을 쓰고 싶어요.또는 난에있어이 회로를 내 마음이 그것을 확인하기 위해 HSPICE 네트리스트)에 Verilog 코드를 원하는 아마 (회로 내 번역? 그리고 만약 내가 네트리스트를 HSPICE의에 할 Verilog 코드를 제가 출력? 제가 무슨 말을하고 사용할 수 있습니다 만약 내가 잘하면 .. 싶어 할 autoplace 및 경로 무엇 .. 내가 사용할 수 있습니다 .. 원하는 출력 최종 GDS는이 파일에 대한

내가 소프트웨어를 일부 오전 찾고, metorgraphic 할 수없는 형편이 Synopsys의를 ..., 억양보고 난 어떤 시험판이나 합리적인 가격에를,에 ... 아마 도움이 PC 플랫폼 ... 누구 ...

정말 급한 .. 제발 letme 선택의 여지가 알고 또는 리눅스가 유닉스 제 2 플랫폼을 것입니다
고마워요 고마워요 고마워요

 

[Guest]

친애하는 kawaiicat, Silvaco 유닉스 창문에 EDA 툴 몇 가지가 모두에서 실행됩니다.

자세한 내용은] 봐 / URL을 여기에 http://www.silvaco.com [이

 

[kawaiicat]

그래,하지만 그들은 .. 그나마 경로 '는 일부 합성과 autoplace과
아니면 내가 놓치??대천사 작성 :

친애하는 kawaiicat, Silvaco 윈도우에서 모두 실행하고 유닉스에서 몇몇 EDA 툴이 있습니다.자세한 내용, 여기 ** 피 : h로 봐 / / www.silvaco.com의 [/ URL이]

 

[geconom]

나는 리눅스를 배우는 오전 affraid, 할 것이다 당신은 결국.

 

[amarnath]

내가 생각하는 edif 제품으로 U 수 갈 사용할 수 있습니다 tanner.com .. u 네트리스트를 애스 트로와 할 표준 셀 장소와 경로 Synopsys의하거나 또는 SoC 무엇입니까 피 & R을 종지 u 개 사용할 수도 있습니다 블록도 사용 장소 feature.u을 노선과 u위한 ASIC의 R을 할 p 및 ...에서 네트리스트 인민을 & P는 동안 뭘해야하는 데 사용하는 산업을 SoC를 종지 Synopsys의 표준 설계 생성합니다 컴파일러있는 동안 또는 파일 및 사용 애스 트로 네트리스트를 u를 할 수 사용할 수 있습니다. u는 floorplan해야 Synopsys의에서 jupiterxt를 사용하도록 설계해야 u는 어느 사이에 있습니다.

안부
amarnath

 

[Guest]

[인용 = "kawaiicat"]의 네하지만 그들은 .. 그나마 경로 '는 일부 합성과 autoplace과
아니면 내가 놓치??그들은 주로 등 AMS의 전용 도구, 그들의 정맥 주사 ERC으로 DRC는 이러한 시뮬레이션을 TCAD 수있는 건 게시

까지 아는 한 내가, 거기 라우터는 거의 상업.억양, 시놉시스, 아마도 제시해야합니다 포함 IBM을, 그래서 경우는 함수가 autoroute, 당신은 그 사람들 중 하나를 선택해야 하나.등록일 초 후에 58 :[인용 = "kawaiicat"]의 네하지만 그들은 .. 그나마 경로 '는 일부 합성과 autoplace과
아니면 내가 놓치??그들은 주로 등 AMS의 전용 도구, 그들의 정맥 주사 ERC으로 DRC는 이러한 시뮬레이션을 TCAD 수있는 건 게시

여기에 유용한 일부 링크 수, 것인가 바랍니다.

은 https : / / src.silvaco.com / ResourceCenter / SearchServlet? 열 = 컴퓨터의 % % 7Cnpc 7Csilvaco & submit.y = 0 & submit.x = 0 & 뉴 햄프셔 = 500 & 라 = ko를 방문 & dLogin = & Qt는 없다 = 경로

까지 아는 한 내가, 거기 라우터는 거의 상업.억양, 시놉시스, 아마도 제시해야합니다 포함 IBM을, 그래서 경우는 함수가 autoroute, 당신은 그 사람들 중 하나를 선택해야 하나.

 

[kawaiicat]

감사의 천사,

로 silvaco TCAD는 것 같아 좋아하지만 그들은 그렇게 나쁘지는 그 지역을 수동으로 필요 경로, 그들은 세포 곳이 표준 밖으로 ... 레이아웃과에 어떠한 제한도 넣어 보인다 우리가 수 있습니다.

내가 받을께 익숙하지도 없습니다.조언을한다면 제발, 아무도 그것을 알고

 

[ue]

안녕하세요,

난, 무료 다음 eould 제안 사용할 수있다면 당신은 작은 귀하의 디자인 도구

스파이스 어떤 버전입니다. () Windows 용 양념 승리
매직 (레이아웃) (1 유닉스는 유닉스를 d 개의 플랫폼 모두 승리했지만 해당 좋다.
]를 사이트에 갈 수 mosis의 [당신은 세부 사항에 대한 구체적인 technoogy laypot의

)면 실리콘 시험의 설계에 필요한 meedle 당신이 prise 범위 도구를 원한다면 당신은 태너 (에 가서

종지에 관한 당신의 혼합 신호 문제를 내가 가지 시뮬레이션 혼합 신호에 대해 가지고있는 솔루션을.하지만, 대학을 경우에는 몇 가지 doig하는 당신이 원한다면 운동은 좋은 그런하여 (인터페이스 고객님의 갖고 HDL 자신과 향신료 요구 사항에 대한 스크립트를 (펄 /)에 스티치 쓰기 위해 노력을 조금. 프로젝트 - recemmended 없습니다 환경에 대한 업계)

 

[kawaiicat]

감사 .. ue
하지만 불행하게도 나의 디자인은 큰 ...
누군가가 그렇게 말했다 말을 그들은 마법이되지 않는 이유는 .. 좋아 ...

 

[Guest]

[No message]

 

[gabi71ro]

시간이 있으면 몇 가지에 대해 이렇게 당신이, 나 이거 땜에 결속을 사용하는 recomand.
당신은 파일을 VHDL Verilog / 가져올 수 있습니다 생성할 수 있습니다 HSPICE의 네트리스트를, 그것을 Cohesion 번역으로 배선이 있지만 (안 좋은) 변경 후 최소와 함께!결합가 (배 이름 파산 여러 실리콘 지금 캔버스를했다)에서 레이커 그리고 난 곳이 생각이 완전한 기능 버전을 찾을하실 수 있습니다.창의력을 발휘해보십시오!