나 좀 도와줘"

S

smartwang

Guest
나는 알테라의 FPGA 인 Stratix에 DSP 코어를 시행하고있다.
하지만 난 30MHz 이하에서만 실행할 수있습니다, 찾기
어떻게하면 올릴 수의 frequnecy?그리고 얼마나 일반적으로?

 
당신은 RTL 설계를 최적화하고 멘토로부터 신플리시티 하다며 presission synthesys에서 증폭을 사용하려고합니다.
또한 수동 모드에서 중요한 경로를 줄이기 위해 flor 대패질 사용할 수있습니다.
그것 guss 작품이지만, 당신은 더 좋은 결과를 줄 수있습니다.
장물

 
U가 FPGA를 선택합니까?
U 시계 전체 패드를 통해 UR 시계를 세웠을까?
그들을 통해 UR을 확인하고 프로젝트를 다시 빌드합니다.

 
안녕,
만약 당신이 나를 통해 UR DSP 코어의 RTL을 보낼 수있습니다 아마 내가 당신을 도울 수있습니다.
때문에 속도 또한 통해 UR 코딩 스타일에 의해 결정됩니다!

- nand_gates

 
아마도 당신은, 알테라는 장치에 대한 귀하의 코딩 스타일을 변경할 수있습니다

당신은 작동 주파수가 증가 quartusii의 logiclock 사용할 수있습니다.

smartwang 썼습니다 :

나는 어디로 @ ltera의 FPGA 인 Stratix DSP 코어를 시행하고있다.

하지만 난 30MHz 이하에서만 실행할 수있습니다, 찾기

어떻게하면 올릴 수의 frequnecy?
그리고 얼마나 일반적으로?
 
당신은, 대부분이 그것을하는 "u 시계 그리워 얼마나 못했다"에 따라 달라집니다 타이밍 클로저 방법론을 가지고 있어야
당신은 "좋은 코딩 스타일의 방법론을 사용해야합니다 재사용 방법론을 수동으로 책이나"하지 않는 한 귀하의 디자인을 피할 수없는 비동기 이벤트가 아무것도했다.
당신에게 필요한 클럭 속도의 비율로 클럭 속도의 결과에 따라 귀하의 시간을 만날 수있는 일반 사항 :
그것을 파 더 많은 노력을 신청 해결할 수있는 몇 번이나, "파 처리 결과는 항상 10 %를 얻었 미만 하드웨어에서"이 10 % 이상의 노력 파, 파, 멀티 패스를 할 수있습니다받을 것입니다 걸리지 않습니다.
만약 20 % 75 % u 개 함께 디자인 "중요한 경로에 대한 정적 타이밍 분석을 중요한 경로를 타이밍 제약이 적용될 수있습니다 싶었어", 배치 제약 조건이 적용됩니다 "대형 팬아웃, 합성 도구 floorplanning"rgister 중복 PAR에서 귀하의 모듈형 디자인 확인 노력과 글로벌 타이밍 제약 조건, 일부 파이프 라이닝을 고려하십시오.
만약 당신이 너무보고 싶었어, 당신은 100 MHz 이상 및 100 % 이상 30 타, 그러면 나는 당신에게, 스타일 코딩하여 hierarchial 디자인을 확인해야한다고 생각, 합성 도구는 제약, 전체 디자인을 모듈에 대한 변경을 고려 원하는 즉, 파이프 라이닝 전체 디자인.

 
관두에서 귀하의 가장 중요한 경로를 확인하십시오 (을) rtus.그런 다음 귀하의 코드 최적화를 시작 (파이프 라이닝) 어디에 그 경로를 우려하고있습니다 즉,.

 
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