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archgold
Guest
안녕, 난 Verilog에 FIR 필터를 작성하는 데 도움이 필요합니다. 설계 및 레온에 인터페이스 FIR 필터를 구현하는 그 공동 프로세서 빌드를 다음과 같이 프로젝트입니다. 사용 메모리는 공동 프로세서와 통신할 수있는 AMBA 버스 수배 장치 12 레지스터 매핑. 당신의 C 프로그램 (및 Modelsim Testbench)는 공동 프로세서에 16 비트 필터 계수와 16 비트 필터 입력을 전송하고, 공동 프로세서에 의해 계산된 16 비트 결과를 받게됩니다. 필터의 최대 길이는 163입니다 있다고 가정합니다. 당신의 공동 프로세서는 시뮬레이션과 하드웨어에 제대로 작동하는지 확인합니다. 이 시스템이 감당할 수있는 MAC / s의 속도를 측정합니다. 부품 2A에서 소프트웨어 DSP 이것을 비교합니다. 이 프로젝트의 두 부분)와 B)를 다루고 것이 필요합니다보고합니다. 힌트 : 1) 다음과 같은 형식으로 PSel12 공간에 등록 매핑된 메모리를 만드십시오 : A. [2시] - 부서 코드 I. InitRAM II. III를 말다. 계수 IV를로드합니다. 탭 B.의로드 수 [18시 3분] - FSM에 전달되어야하는 16 비트 데이터 - InitRAM 값, 계수, 필터 입력 C. [31] - 준비 비트 FSM 표시 상태로 주장 - 준비 또는 바빠. 지금 나는 유한 상태 머신을 만들려고 붙어입니다. 나는 그려진 내 FSM와 블록 다이어그램의 레이아웃을 가지고 있지만 실제로 코드를 쓸 수 없습니다입니다. 나는 어떻게 모를, 누가 좀 도와 주실래요?