기본 연산 Vt 질문!!

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mike_bihan

Guest
그것은 너무도 순진 간단한 수있습니다.하지만, 내 동료의 많은 나를 위해 그것을 설명할 수 없다.
이 이야기는 우리가 같은 방법으로 NMOS 연결 :

드레인 = 8V의
출처 = 1.8V로
게이트 = 1.8V에서
일괄 = 0V

현재
수 있을까요?

Vgs 따르면> Vt 수식, 우리는 대답은 "가졌 아니오".HSPICE 시뮬레이션의 이런 생각에 동의합니다.
그러나 거의 모든 도서에 채널의 형성에있다는 가정하에 논의가
소스의 접지에 연결되어있습니다.그렇다면 실제로 Vgs Vgb에 같습니다.

Vs Vbulk 때 동일하지 않으면
그것을 몸에 효과로 설명합니다.복잡한 수식을 부여하지 않는다
결과에 직접적인 영향을 미친다.

만약 우리가 다른 방법으로 문제를 분석 : 게이트와 기판 사이의 잠재적인 차이가된다
문 아래의 전자의 원인이 집중 - 폴리.왜 레이어를 실시 전도 전류?

하나는 내 가능한 설명의 소스와 드레인 노드에서 전압에서도보다 높은 것입니다
게이트 - 폴리, 따라서 전자, 그러므로 채널 많이 보급 지역에 더 집중할 것입니다
크게 약해진다.다른 말로하면, 그 이상의 전자가 높은 잠재 지역으로 뽑혀 있었 : 드레인 및 소스.

맞습니까?

내가 아주 많이 물리 장치에 좋은 아니에요, 감사합니다!

 
내 설명입니다 :

이후 이것은 NMOS 장치이다, 일괄
p 하이라이트 - 소스는
타입 / 드레인 n - 타입.만약 Vs / VD VB는보다 더 높은 위치, 고갈로 더 깊이 장치.따라서 양식 채널 더 어렵습니다.

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내 설명입니다 :

이후 이것은 NMOS 장치이다, 일괄
p 하이라이트 - 소스는
타입 / 드레인 n - 타입.만약 Vs / VD VB는보다 더 높은 위치, 고갈로 더 깊이 장치.따라서 양식 채널 더 어렵습니다.

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HSPICE와 시뮬레이션할 때, 당신이 사용하는 모델도 중요하다.즉, 신체 효과를 켜고 MOSFET을 더 어렵게 만든다.

 
예.그 시체가 효과는 MOSFET을 더 어렵게 만들 차례에 동의합니다.
왜 "신체 효과는 MOSFET을 더 켜십"어렵게 만들 내 설명에 동의하십니까?

 
tlihu 썼습니다 :

내 설명입니다 :이후 이것은 NMOS 장치이다, 일괄 p 하이라이트 - 소스는 타입 / 드레인 n - 타입.
만약 Vs / VD VB는보다 더 높은 위치, 고갈로 더 깊이 장치.
따라서 양식 채널 더 어렵습니다.
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나는 당신의 설명이 정확하다고 생각합니다.내 설명은 소스에 역방향
바이어스 - - 기판 접합 주어진 게이트에 대한 채널에 - - 소스 바이어스 요금의 양을 줄일 수있다.또는 명시된 바와 같이, 그것은, 그것이 문턱 전압 증가 게이트 전압은 채널에 이동 통신사가있다는 주어진 숫자를 유도하는 데 필요한 향상시킬 수있습니다.그래서 그것이 더 효과가 MOSFET을 때 계정에 몸을 복용을 설정하기 어렵다.그건 그렇고, 통합 회로에,
우리는 5 터미널 장치로 MOSFET을 고려해야한다 : 드레인, 소스, 게이트, 기판, 그리고 대량.

 
감사합니다!

특히
여행에 정확한지 - 잘 precess.

 
예, 기본적으로 일괄과 같은 경우 기판 자체에 트랜지스터는 물론 아니다 -의 PMOS 같다.다음의 PMOS에서 만든 우물 일괄 및 기판입니다 칩의 기판이다.
원본 게시물로 - 더 또는 더 적은 이미 설명했다.트랜지스터의 터미널이 연결과 함께, 현재 실시해서는 안된다.소스 - 일괄 및 드레인 - 일괄 pn 접합, 일괄있다는 P - 타입있다.이 전압을 보여주는 이러한 하행선 편파 역전있다.게이트 및 일괄 사이의 전압 차이가 높습니다 - 충분히 게이트 아래의 영역을 고갈과 아마도 바꾸란.그러나 채널의 목적은 소스와 드레인 전류에 대한 의미 지역 및 제공하는 흐름을 연결하는 것입니다.그 하수구 측면에서도 소스 측면에서 지역 오른쪽의 잠재력을 충분히해야한다 소스 높은
- 일괄 및 드레인 - 일괄 전압 차이가있다는 뜻이 pn 접합하는
등 앞으로의 편파.이러한 전자 채널을 통해 소스에서 드레인으로 움직일 수있게 할 것이다.경우에는 원본과 대량의 잠재력 간의
pn 접합이 역방향 편향된 상태로 더 차이가있다면 그게 더 큰 게이트 전압을 위해서 앞으로도 그냥 편견에서 소스 채널 (또는 소스 - 일괄 위해
필요하다의 이 문제를) 교차점 - 따라서 높은 문턱 전압.사실은 그 때 무엇을 근본적으로 트랜지스터 채도에 들어가 일어나는 일이죠 - 드레인 전압을 충분히 그렇게 게이트와 드레인 사이의 전압 차이 VT 또는 소규모 및 채널을 더 이상 지원되지 않을 수있는가되고, 그렇게 pinches - 높이가된다.

 
기판 및 일괄 다른있다면, 전형적인 NMOS 나 CMOS 프로세스에 대한 모든 책으로 그것을 확인할 수있습니다.

 
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