규모 선택에 Verilog 시간>

[rama_bing]

어떻게 주어진 디자인을 선택 timescale (시간 단위 / 시간 정밀)에?
감사합니다.

 

[ljxpjpjljx]

그것은 정밀 시뮬레이션 releated에!

 

[rama_bing]

당신의 답변에 대한 감사를.
나는) 느낌이 잘못했다면 (수정하십시오 절 주석 우리가 필요로 정밀도를에서만 시뮬레이션 레이아웃 게시물에 대한 자위대의.
중요되는 정밀도는 어떤 다른의 상황이?
시뮬레이션 선택에 대한 timescale을 고려하면서 우리가해야합니다 요인은 뭐?
감사합니다 .. 당신을

 

[cnz]

참고하시기 바랍니다

rtl에 대한 1ns/10ps
glv에 대한 1ns/1ps

 

[Syswip]

인용구 :거기에 어떤 정밀 중요한 것은 어떤 다른 상황이 있습니까?

 

[Guest]

[No message]

 

[skyfaye]

규모를 선택 적절한 시간은 매우 중요합니다.그것은, 시뮬레이션됩니다 정확성을의 유일한 영향은 아니지만 당신의 시뮬레이션에 걸리는 시간을 그것.예제를 보자이 걸릴.그리고 경우 전체 파일 디자인 구성의 단일 그것만이 논리를 가지고있는 다음과 같은 :

항상 @ (posedge CLK) 시작
(있다면! rst_l)
cpu_interrupt <= # 1 1'b0;
다른 사람
cpu_interrupt <이 = # 1 s2m_interrupt;
끝

그럼 timescale가 1ns/1ns 수 있습니다.

하지만 코드가 이렇게 있습니다 :

항상 @ (posedge CLK) 시작
(있다면! rst_l)
cpu_interrupt <= # 1.5 1'b0;
다른 사람
cpu_interrupt <이 = # 1.5 s2m_interrupt;

그럼 timescale 필요 1ns/100ps합니다.

예를 들어 둘 다, 당신은 당신의 시뮬레이션 할 수있어도 미세한 timescale (예 : 1ns/1ps) 및되며 시뮬레이션 아직 할 일이지만, 아래로 천천히 그것은 불필요하게됩니다.

- 웅