-"구현 FPGA에서

[subraml]

안녕
내가 배열 곱셈 (3x3로와 3x3로에 대한 Verilog 코드를 작성하려면 1x3 3x3로)를하지 않고 단지 adder 논리를 사용하여 배율

매트릭스 또한 일부 부정적인 가치가있다.매트릭스 값 중 하나에만 미만
아무도 우리가 어떻게이 arry 곱셈의 하드웨어 구현을 할 수있는 내가 말할 수

 

[ADAP]

그 배율의 예제가 다음 링크에서 봐 가지고있습니다 :
http://www.csee.umbc.edu/help/VHDL/samples/samples.html

당신은 또한 여러 가지 곱셈 알고리즘을 컴퓨터가 산술 도서에 참조할 수있습니다.

또한 다른 사이트에있습니다 :
http://www.eecs.lehigh.edu/ ~ caar / toolspg.html
이 도구는 배율을 생산하지만 그들은 요청시 사용할 수있다.

 

[cedance]

좋아, 내가 추측 통해 UR 문제를 하드웨어로 구현 방향이야.하면 불러 정적의 FPGA 키트를 가지고있다면 그들은 그리고 기반의 FPGA (자일링스 Webpack 사용 synthesised받을 VHDL 또는 Verilog를 찾으)들을 다운로드받을 프로세서에 코드를 마무리 ...하면 불러 초보자은 내가 주 '시간에 할 수있을 것 같습니다.

/ cedance

 

[Guest]

[No message]

 

[nj_jack]

도서관이나 IP 코어를 참조할 수있습니다.