구현 devi Verilog에서 자일링스의 FPGA를 사용하여 테이블을 우러러

[IamElectric]

같은 테이블을 한 번 봐 구현하려면 배율, 옆에 같은 2 차원 배열을 사용하는

] mem_arry [15시]
[10시 reg
다음 "초기"블록에서 당신이 원하는 가치를 위해 그들을 초기화?

이 일을 다른 방법은 없나요?

난 그 VHDL에서 사용하는 2 차원 테이블을 구현하는 상수를 사용할 수있는 최대 ROM을 보면 알아요.

2 차원 배열을 reg 사용하고 게다가 "초기"블록 초기화, 누군가가 다른 방법을 추천할 수 있습니까?

 

[Guest]

[No message]

 

[echo47]

어느 Verilog 컴파일러를 사용하고 있습니까?자일링스는 칩?당신 블록 RAM이나 분산형 RAM을 초기화 하시겠습니까?

XST, 그래서 제가 고민 "/ / 합성 INIT_xx 속성을 사용해야하는 Verilog"초기 "고 성명을 지원하지 않습니다 ..."문법.

심지어 최악의 경우, ModelSim, 그래서 나는 모든 것을 "defparam myrom.INIT_xx ..."를 사용하여 중복을 가지고 그 특성이 무시문법, 그리고 서라운드 / / 합성 translate_off "그래서 컨트롤 XST 폭발하지 않습니다"라고 말했다.아아 아악!

 

[jarodz]

내 방식을 구현 LUT - ROM을 사용하여 인쇄하는 MATLAB입니다
아래와 같이 하나의 파일에있는 모든 모듈 :

모듈 LUT
(
안에,
밖에,
);

입력 [7시];
출력 [7시];

] [7시 reg;

항상 @ (에서)
시작
케이스 (에)
0 : = 아웃
1 : = 아웃

endcase
끝

endmodule

당신은 같은 일을 할 다른 스크립트 언어를 사용할 수있습니다.