G
Guest
Guest
안녕하세요, 모든
처럼 그것이 포럼의 첫 번째 게시물의 같은데.어떤 이유로 들어, SR.ASIC을 설계하는 엔지니어의 ASIC 디자인 opptunity을 찾고있다.현재 실리콘 밸리에 살고 캘리포니아, 미국.테이프를
성공적으로 거의 10 칩을 가지고 - .18 사 (이하, 중요한 타이밍) 큰 칩 등 일부 대기업에서 야마하, ubicom 등과 같은, 도시바
등 뒤쪽에 초점
- 결국 타이밍이 중요, 여러 도전에 아주 좋은 사람이 와서 - 만 설계.제가 앞에 - 엔드 디자이너로 사용되는 원인.
내 칩의에 따라 몇 가지 세부 정보 :
의 DSP : 600K, 330M, 0.13um,
RISC CPU로 : 400K, 300M, 0.18um.
네트워크 칩 : 50 십만 250M, 0.15LV.
네트워크 칩 :
5 분, 240M, 0.13um, 12clock 도메인, 도메인 4power.
의 SOC 칩 :
5 분, 200M은, 0.13u, () 지속적인
모든 정보를 매우 극명하게 될 것입니다.
처럼 그것이 포럼의 첫 번째 게시물의 같은데.어떤 이유로 들어, SR.ASIC을 설계하는 엔지니어의 ASIC 디자인 opptunity을 찾고있다.현재 실리콘 밸리에 살고 캘리포니아, 미국.테이프를
성공적으로 거의 10 칩을 가지고 - .18 사 (이하, 중요한 타이밍) 큰 칩 등 일부 대기업에서 야마하, ubicom 등과 같은, 도시바
등 뒤쪽에 초점
- 결국 타이밍이 중요, 여러 도전에 아주 좋은 사람이 와서 - 만 설계.제가 앞에 - 엔드 디자이너로 사용되는 원인.
내 칩의에 따라 몇 가지 세부 정보 :
의 DSP : 600K, 330M, 0.13um,
RISC CPU로 : 400K, 300M, 0.18um.
네트워크 칩 : 50 십만 250M, 0.15LV.
네트워크 칩 :
5 분, 240M, 0.13um, 12clock 도메인, 도메인 4power.
의 SOC 칩 :
5 분, 200M은, 0.13u, () 지속적인
모든 정보를 매우 극명하게 될 것입니다.