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raghuvlsi
Guest
하이 스피 프레샤 VLSI는 디자이너로서 일을하려고.
내가 cadance 도구 내 과정을 완료했습니다
1.Encounter 6.2 버전
2.STA (Synopsys의)
난 장소 및 경로와 타이밍에 intresting있다.
내가 USB 래퍼 (0.13)와 같은 프로젝트를 다 가지고 PCI 전체 칩 (180nm).
Verilog와 스피 familier,
Perl은 스크립트 언어입니다.
어떤 견해를 언급하면 불러 좀 도와 주시기 바랍니다.
raghuvlsi에 의해 03 2007 8시 13분 9월에 편집한 마지막으로, 1 시간을 편집한 총
내가 cadance 도구 내 과정을 완료했습니다
1.Encounter 6.2 버전
2.STA (Synopsys의)
난 장소 및 경로와 타이밍에 intresting있다.
내가 USB 래퍼 (0.13)와 같은 프로젝트를 다 가지고 PCI 전체 칩 (180nm).
Verilog와 스피 familier,
Perl은 스크립트 언어입니다.
어떤 견해를 언급하면 불러 좀 도와 주시기 바랍니다.
raghuvlsi에 의해 03 2007 8시 13분 9월에 편집한 마지막으로, 1 시간을 편집한 총