과정 질문십니까?

[davyzhu]

안녕 모두,

저는 약 1 주일 동안,
이세 사용하고 2 질문이있습니다 :

1) 무슨 합성기 "차이"와 "번역"의
2) 어떤지도 "의 차이"와 "분석실 및 루트"

내 시야에서 처음 두 가지 방법은 모든 원시에은 RTL, 슬라이스로 두 번째 두지도 원시, 변형가 맞습니까?

안부,

데비 주하

 

[Guest]

[No message]

 

[Vonn]

모두 당신이 알고 싶은 개발 시스템에서 찾을 것입니다
참조 가이드 이세와 함께 온다

 

[davyzhu]

그래,하지만 난 그 가이드.

 

[Guest]

내가 여기에 대한 대답을 찾을 생각 u'll :

http://toolbox.xilinx.com/docsan/xilinx4/data/docs/dev/devtoc.html

 

[cawan]

이 과정은 RTL Netlist에 당신은 HDL 코드를 변환 의미를 합성했다.이 과정은 RTL Netlist 게이트 수준의 Netlist로 변환 뜻 번역.여기에,
이세 CPLD로 게이트 수준의 Netlist 위의 과정을 의미 피팅; 플레이스와 루트 용어의 FPGA로 피팅 과정을 위해 사용됩니다.

 

[Guest]

합성 과정, 코드 구문을 확인하고 설계의 계층 구조를 분석하고있다.이러한 프로세스를 선택하신 디자인에 최적화된 아키텍처에 대한 귀하의 디자인을 보장합니다.당신은 HDL 코드를 설명하거나 기능이 될 수 있고 그렇지 않을 수도있습니다 단순히 디지털 회로에 쓰레기가 될 수 있지만, 코드 등 디지털 도식에서 블랙 박스를 만들거나 변형으로 작성된 것입니다.만약 코드를 합성하지 않습니다 그것 조잡한 잘못된입니다.

번역 합성 만에 나온, 그것 기술 라이브러리 부분으로 전환한다.번역 구현 프로세스의 첫 단계입니다.번역 과정의 모든 정보의 입력 netlists과 디자인을 제약 병합 및 파일은 자일링스 NGD (기본 일반 데이터베이스)을 출력합니다.출력이 다음 타겟이 될 수있는 장치를 가족에게 매핑된 파일 NGD.

지도 과정 NCD 파일을 만듭니다.이 NCD 파일을 추가 처리를 위해 파 프로세스에 의해 사용됩니다.

후에 당신이 당신이 프로세스는 장소와 경로 설계 매핑된 (파)를 실행할 수있습니다.PAR the NCD지도 과정에서 장소와 경로를 디자인하기 위해 만든 파일을 사용합니다.

거의 모든 FPGA를 공급 업체와 함께이 더 많거나 적은 처리합니다.