게이트 - 레벨 Netlist은 RTL Netlist를

[Willt]

안녕 친구들 ~

나도 알고 싶다 :
거기에 게이트를 변형할 수있는 도구를 Netlist Verilog - 레벨은
RTL Verilog Netlist인가?

귀하의지도 매우 감사합니다!!

할 것이다

 

[ljxpjpjljx]

내가 아는, 몇 가지 도구가이 기능을 지원합니다!왜 당신이 필요 한가?

 

[Willt]

사실, 내가 수동으로 할 수있습니다.
하지만 난 그렇게 할 경우에는 모든 자동 방법을 알고 싶어요.

변환에 대한 이유는 프로세스가 독립을 위해서입니다.
변환 후 Netlist 수준은 RTL 게이트 - Netlist, Netlist 다음은 RTL 합성에
의해 어떤 과정을 변형하실 수있습니다.

당신 이름은 도구 주실래요?

할 것이다

 

[Adam.Yakuvitz]

Willt,
전액은 RTL로 변환하는 다른 프로세스 노드에 대해 다시 - targettable 만들 필요가없습니다.넌 그냥 일반 Netlist Netlist로 변환합니다.그것이다..예.

TI_NAND3 Inst (.는 (net1),. b (net2),. C (net3), out_z (net4));

뭔가 마음에 변환 나갔겠소
그리고 (net1, net2, net_and);
그리고 (net_and, net3, net4p);
하지 (net4p, net4);

후자의 Netlist - 모든 프로세스에 대해 다시 수도 targetted.

케이던스 디자인 컴파일러는 이러한 변환은 RTL 컴파일러 또는 SNPS 할 수있습니다.확실하게 변환 netlists과 모든 retargetted Netlist Conformal 검증 있는지 확인 - LEC 원래 황금 Netlist 반대.

환호!
- 님이

 

[aznsj]

내가 아는 한, 당신이 사용할 수있는 NClaunch ..

 

[fpga_asic_designer]

일반적인 경우에는 직접 Verilog Netlist 합성 기술에 독립적으로 전송하는 데 사용할 수있는 도구입니다 나도 몰라.

하지만 난 거기에 맞춰 사실을 두 가지 방법이있습니다 :
1.the Netlist 이외의 다른 기술을 lib에의 성문으로 Netlist에 게이츠 지옥 인스턴스 --- 작품의 많은지도 파일의 매핑을 정의할 수 있지만 ...
2.종합하면, Synopsys는 (적어도)을 컴파일하지 않으면
the GTECH에 db / DDC 덤프 / Verilog 고심작 후.우리 GTECH Netlist와 함께, 그리고 IP가 모두 합성과 ncsim the Netlist이 걸릴 수있습니다.나는 대부분의 도구에 의해 GTECH Netlist 될 수 없다는 가정하에 ...

 

[mayanknaugaien]

난 겁니다은 RTL로 변환할 수있습니다 NCLAUNCH 유를 사용하여 게이트 수준의 Netlist 생각

맨하탄

 

[ygggliu]

합성 도구 (디자인 컴파일러) 게이트 Netlist 변환하는 프로세스를 도울 수있습니다.

 

[vibhute_r_p]

아무 도구를 사용하면 예상되는 결과를주고있다 .. 당신이 번역을 할 간단한 펄 스크립트를 작성할 수있다면

숫양

 

[zhide]

펄 스크립트, 하하를 써주세요 ...

 

[payal_asarawala]

게이트 수준을 비교할 수있습니다 dont Netlist과 RTL Verilog 난 당신을 전환 할 수 있다고 생각합니다
Willt 썼습니다 :

안녕 친구들 ~나도 알고 싶다 :

거기에 게이트를 변형할 수있는 도구를 Netlist Verilog - 레벨은 RTL Verilog Netlist인가?귀하의지도 매우 감사합니다!!할 것이다

 

[sunilbudumuru]

안녕 Willt,

게이트에서 변환 대신 - 레벨 Netlist 타겟팅은 RTL하고 나서 다른 프로세스를 ...

Synopsys의 설계 - 컴파일러 강력한 명령 "번역"귀하의 게이트 - 레벨 Netlist (process1) 게이트 - 레벨 Netlist (Process2)
변환했습니다
흐름을 원하는 경우, pls 알려주시기 바랍니다.

선일 Budumuru
www.asic - dft.com

 

[vibhute_r_p]

안녕하세요 선일,
나는 우리가 다른 기술의 ASIC Netlist,하지만 하나의 ASIC Netlist 할 ASIC의 Netlist와 제가 만약 내가 무슨 .... 포트의 FPGA가 원하는 직류를 사용할 수있습니다 동의이 같은 방법이 응용 프로그램을 위해 필요하다.

안녕 zhide,

나는 그런 내 석사 논문 펄 스크립트를 작성했다.그러나 그것은 하나의 기술에 대한 타겟 perticular했다.그 기술을 netlists 그래서 다시의 FPGA에 대한 테스트를 성공적으로 변환된왔다.또한 원래의 Netlist 및 변환 Netlist에 대한 양식 수표 맡겼거든.안부,
Ramchandra

 

[sunilbudumuru]

안녕 vinhute,

그래, 우리는 그런대로 잘
할 수있습니다.

디자인 컴파일러는 FPGA를 ASIC의 Netlist 또한 변환시킬 수있습니다.만약 당신이 연결 라이브러리 목록에서 Netlist 합성의 ASIC ASIC은 라이브러리를 추가할 필요가 원천입니다.

 

[vongy]

하지만 당신은 RTL Netlist 어디입니까?

 

[sunilbudumuru]

건초,
그렇습니다 당신은 Netlist를 직접 제공하여 필요한 FPGA를 위해 표적.그럼 necessaryof은 RTL Netlist whts?

선일 Budumuru
www.asic - dft.com