게이트 레벨 디버깅???

[Guest]

안녕하세요.은 RTL / 게이트 코드 및 튜토리얼 / 비교하는 방법과 RTL / 게이트 사이에 디버그에 대한 교육의 좋은 예를 누구나 하나?

우리 경우에도 출력 기능이 정확한지 확인하고 유효 기간은 RTL 사이 / 게이트 게이트 수준의 시뮬레이션을위한 시뮬레이션은 RTL의 testbenches 수정을해야 하나요?

게이트에서 vcs 같은 경우에는 모의하지만, 그것의 출력과 RTL 함수가 정확한지, 위반 일부 설치
/ 잡아 보여주는 우리가 아직 testbenches 고칠 필요합니까?

누구든지 도움을 주시기 바랍니다 예를 또는 입문서가?

미리 감사합니다.

안부.

 

[bronzefury]

미안하지만, 난 튜토리얼도 모르겠지만, 난이의 경험에서 나온 말이있습니다.

경우에는 설치 / 잡아 게이트 수준에서 위반, 내 첫 번째 방법은 첫 번째 이유는 그 일이 일어나는지를 이해하는 것입니다.예를 들어, 그 합성 도구를 제약하거나 정확하지 않습니다 그 타이밍을 정확하게 분석 제약 칩 모델이 아니 할 수있다.당신은 거기에 사이에 어떤 차이가있다면 이해하는 데 필요한 도구를보고 무엇을 합성하여 게이트 수준의 시뮬레이션.이 작업은 타이밍이 보고서를 분석하고 게이트 수준의 지연과 비교 시뮬레이션에서 발견했다.

내가 거기에서 생각, 당신은 좋은 생각이있어 문제가 어디에있다.

언제 마지막 testbenches 변경 할 것이라고 할 수있을 것이다.

 

[anjali]

안녕 bronzefury, 나도 같은 문제가있습니다.
내가 그랬어은 RTL 시뮬레이션.i는 기능을 가지고있습니다.
그럼 난 시뮬레이션 않았다.그럼 같은 thest 벤치와 합성
및 시뮬레이션 게이트 수준의 Netlist 않았다.

전 노스캐롤라이나 사용하는데 - Verilog.
시뮬레이터를 보여주는 설치
및 개최 위반.하지만 기능은 확인을 누릅니다.난, 내부 신호도
확인을 뜻합니다.정말 어떤 타이밍 문제를 누른 경우에는, 어떻게 이런 기능을 얻을 수있다.심지어 내부 신호도 제대로 예상 시계에서 생성됩니다.

난 이해가 아니에요.설명해 주시기 바랍니다올린날짜1 분 후 :
하지만 타이밍을보고 위반 게재되지 않습니다.올린날짜1 분 후 :
하지만 타이밍을보고 위반 게재되지 않습니다.

 

[bronzefury]

안녕 Anjali,

왜냐면 당신의 타이밍을보고 위반지만 시뮬레이션 설정 표시 / 잡아 위반 표시하지 않는 경우에는 차이가있다.타이밍이 보고서와 시뮬레이터 동작은 동일해야한다.당신은 왜 그들이 다르다 알아내야합니다.

어쩌면 도움이 될 다음 단계 ..

시뮬레이터 끝에있는 대상 최저점의 경로가 D 입력에 위반하여 설치
/ 잡아 일으키는 1), 인물.그렇다면 지연 값은 소스 최저점의 클럭 입력에서 대상 최저점의 시작은 D 입력 적어.또한, 메모를 할 때 대상 최저점은 클럭 소스를받습니다.중요한 것은 어떻게 퍼들은 모두 각각의 클럭과 두 퍼 사이의 신호 전파 지연을받을에 대한 좋은 이해를 얻는 것입니다.타이밍을보고 당신이 여기에서 귀하의 결과와 귀하의 결과를 비교할 수있게되고 싶어요.2) 다음, 적으 아래 설정에 얼마나 많은 시간을 위반한 / 만요.그것은 설정을 위반하거나 보류 위반인가?

3) 일단 왜 시뮬레이션에서, 타이밍 분석 실패로 이동합니다 이해했습니다.

4) 소스를 최저점의 클럭 입력 및 대상 최저점의
D 조 입력으로 시작 경로와시기의 대상으로 리포트를 생성할 수있습니다.당신은 아마 그 전파 지연에 기여할 inbetween 조합 논리와 와이어 지연이 나타납니다.시도하고 당신이 시뮬레이터에서 관찰 지연과 그 지연이 일치했다.아래 것들은 다를세요.

내가 거기에서 생각, 당신은 왜 실패가의 입장을 명확하게해야 타이밍을 시작합니다.

 

[Guest]

안녕 bronzefury.답장을
보내주셔서 감사 ur.난 항상 동적 시뮬레이션 기능을 확인하고 STA Primetime 수표에 대한 타이밍 같은 생각 (여부에 위배).

그럼 언제 (자위대 backannotating), STA 도구 결과에서 얼마나 차이가 게이트를 모의하고있다.설치 / 위반을 막을 것이고 유효 STA 경우 fuctional 수표를 확인하고, 괜찮아?

그리고, 우리가 깨끗한 게이트를 얻기 위해 시뮬레이션 testbenches 불일치를 제거하려면 어떻게 수정합니까?

설정의 역할에 좀 더 이해 / 게이트에 수표를 개최 STA 시뮬레이션 도구와 비교할 때 어떻습니까?

미리 감사합니다.

 

[bronzefury]

안녕,

인용구 :그럼 언제 (자위대 backannotating), STA 도구 결과에서 얼마나 차이가 게이트를 모의하고있다.
설치 / 위반을 막을 것이고 유효 STA 경우 fuctional 수표를 확인하고, 괜찮아?