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tariq786
Guest
게시 합성에 AES는 코어의 Verilog 시뮬레이션이 오류 메시지가 나타납니다.디자인 컴파일러 5ns의 기간 제약 (200 MHz 대역)은 모든 오류를 제대로하지 않고 디자인을 합성했다.
때, 20ns의 기간도 (4 * 5 ns의)와 함께, 난 여전히 다음과 같은 오류 때문에 출력 xxxxxxxxxxxxxxxxxxxxxxx는 가져 게시물의 합성 시뮬레이션 Verilog했다.오류 : tsmc18t.v (6551) : $ & & & (깃발 == 1) : 30 ns의, negedge D 조 : 30에 NS, 500 ps)
수준 (posedge CK는 개최;
# 시간 : 30 ns의 Iteration : 2 인스턴스 : / test/u0/u0/r0 / \ out_reg [31]그 때 나는 30ns로 6의 요인에 의해 (즉,이 기간 증가) 참고, 오류가 도망 간다.하지만 그 사람이 왜 6의 요인에 의해 빈도가 증가에는 궁금해.이 날 그 디자인 컴파일러 조잡한 the CLK periode underestimates 생각 한거야?
시체가 도움이 좀 그래서
제가 포스트 합성 200 MHZ (즉 5ns)의 주파수에 가까운 시뮬레이션을 실행할 수 Verilog 오전 안될까 디자인 컴파일러에 의해 보도했다.
나는 또한 Primetime을 확인하고 5ns의 기간 제약없이도 문제가 없었다.
고마워요, 사전에
때, 20ns의 기간도 (4 * 5 ns의)와 함께, 난 여전히 다음과 같은 오류 때문에 출력 xxxxxxxxxxxxxxxxxxxxxxx는 가져 게시물의 합성 시뮬레이션 Verilog했다.오류 : tsmc18t.v (6551) : $ & & & (깃발 == 1) : 30 ns의, negedge D 조 : 30에 NS, 500 ps)
수준 (posedge CK는 개최;
# 시간 : 30 ns의 Iteration : 2 인스턴스 : / test/u0/u0/r0 / \ out_reg [31]그 때 나는 30ns로 6의 요인에 의해 (즉,이 기간 증가) 참고, 오류가 도망 간다.하지만 그 사람이 왜 6의 요인에 의해 빈도가 증가에는 궁금해.이 날 그 디자인 컴파일러 조잡한 the CLK periode underestimates 생각 한거야?
시체가 도움이 좀 그래서
제가 포스트 합성 200 MHZ (즉 5ns)의 주파수에 가까운 시뮬레이션을 실행할 수 Verilog 오전 안될까 디자인 컴파일러에 의해 보도했다.
나는 또한 Primetime을 확인하고 5ns의 기간 제약없이도 문제가 없었다.
고마워요, 사전에