게시물 합성 시뮬레이션

[lhsj81]

안녕 모두,

수있는 사람과 파일을 conirm 라이브러리 기술 내게하는 방법 등이 필요한 UDP를 네트리스트에 합성 Verilog를, 그래서 내가 ncsim를 사용하여 실행할 수있는 시뮬레이션을?나는 장애인 오전의 기능을 확인하는 네트리스트 단지 바라는 것이고, 그래서 확인도 자위대 타이밍 완료 정교가 있습니다.

지금까지 제가 올바른 포함된 netlist.v 라이브러리를 사용에있는 지시어를`포함 () 이것, 무엇입니까?아니면이 uselib 오전`사용하고있는 것으로 나되는데?

내가 지시어 포함 uselib`, 컴파일러가) 오류를 RTL_compiler 말하는 내가 가진 그 라이브러리와 ncvhdl / ncvlog / nclaunch 제공 리가 없다 사용하고 난 번역에 lib 디렉토리 = <lib> (던졌습니다.

감사합니다,

 

[no_mad]

안녕하세요

당신이 옵션이 필요합니다 :
- y를 디렉토리> 의 libext에서 는. v를 -> 지정 lib 디렉토리 사용할 수
- v를의 이름>은 -> 지정 lib 디렉토리 파일을 사용할 수

도움에 당신의 엑스레이 기간을 입력합니다> ncverilog -.
당신이 옵션을 대시 알아보겠습니다 모두 지원.

희망은 그것이 도움이됩니다.

 

[Guest]

[No message]

 

[lhsj81]

, 답변 감사합니다 당신을위한 아주 많이

난 벤치했습니다 테스트 실제로 궁금 VHDL과 함께 사용 여부는 할 수.

ncverilog 가지 디자인 상단이나 걸릴 것에 Verilog testbench (단위부터) ncverilog, 그냥 전화를 세 ncvlog 기능 하나는 ncsim ncelab.내가 잘못했다면 제발 수정하십시오.

이 모드 단계하나요 존재한다면 내가 궁금해서에서 다중 nclaunch, 있습니다.언제 어디서 파일을해야의 UDP 나 포함 기술 lib와?

다시 한번 감사 드려요!

 

[no_mad]

안녕하세요 lhsj81

솔직히, 모드 스텝 멀티 아니 익숙한와 nclaunch.따라서, 미안 해요 많은 도움이 문이 안 열려.

아마, 다른 사람이 우리와 함께 그들의 경험을 공유할 수 있습니다.감사합니다.

 

[lhsj81]

안녕하세요,

내가 명령을 따라 어떤 ncverilog 사용하던 이전의 회신, 당신은 날을 추천합니다.

내가 VHDL 수 똑바로 Verilog 파일 ncverilog을 멀리 사용 기술 라이브러리와 함께 네트리스트를 Verilog 이내 nclaunch 명령 프롬프트에 수입과 선언을 구성 요소 ncshell을 위해 사용되는 생성 worklib과에 UDPs.

그때 cds.lib을 확인, 내가 제대로 가져올 수 있는지 그 해당되어 libs가 기술.그때 나는 그러나 어떤 오류, 컴파일 testbenches을 VHDL없이 지금은 어제 또 온에 걸쳐 문제 (어떤 게시물을 했어 내가 다르게 )....

, 내가 장애인 타이밍 검사 지금과 정교한 디자인을, 그리고 내가 얻은 신호를 실행하는 시뮬레이션, 다음과 같은 :
1) 낮은 경우는 리셋, 모든 출력이 제대로 초기화
2) 재설정은 '높은 입력의주기, 후 3 시계, 모두가 출력 x'를 (상관 없어) 상태

'가 되려면 정직 경우 모든 출력의'X ...조차 확실 디버깅을 어디서부터 시작해야합니까 ... 사람이 잘못을 어떠한 일을 기회 알고있을 내가 뭘?

감사합니다,