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ianalog
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안녕, 여러분,
지금은 포스트
- 레이아웃 시뮬레이션 - 주석 다시 sdf 파일을 실행하고 싶습니다.내 마지막 게이트 수준의 Netlist로 애스 ()에 의해와 노스캐롤라 - Verilog 시뮬레이터를 사용하여 sdf 파일을 추가합니다.공장의 도구와 경로는 아스트로입니다.내가 게이트 레벨의 시뮬레이션 결과
- 게시물의 Netlist
- 합성이 방법을 가지고있다.하지만, 게시물 - 레이아웃 결과 getten 아니다.왜 이런 이유는 무엇인가?
내 코드로 표시됩니다 :
모듈 top_test;
, 인디애나 리셋 CLK reg;
와이어 [5시] dout;
= 100 단계 매개 변수;
SIN_POUT SIN_POUT (리셋, 인디애나, CLK, dout);
초기
시작
$ sdf_annotate ( "SPCELL.SDF", SIN_POUT);
/ / $ ( "ser_pa.sdf"sdf_annotate, SIN_POUT);
끝
항상 # (단계 / 2) CLK = ~ CLK;
초기
시작
리셋 = 0; CLK = 0;
......
확인 파일의 소스 코드, testbench, 그리고 자위대의 파일을 포함합니다.sdf 파일과 같은 시뮬레이션 결과는 sdf 파일없이 결과입니다.왜?제발.
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- 레이아웃 시뮬레이션 - 주석 다시 sdf 파일을 실행하고 싶습니다.내 마지막 게이트 수준의 Netlist로 애스 ()에 의해와 노스캐롤라 - Verilog 시뮬레이터를 사용하여 sdf 파일을 추가합니다.공장의 도구와 경로는 아스트로입니다.내가 게이트 레벨의 시뮬레이션 결과
- 게시물의 Netlist
- 합성이 방법을 가지고있다.하지만, 게시물 - 레이아웃 결과 getten 아니다.왜 이런 이유는 무엇인가?
내 코드로 표시됩니다 :
모듈 top_test;
, 인디애나 리셋 CLK reg;
와이어 [5시] dout;
= 100 단계 매개 변수;
SIN_POUT SIN_POUT (리셋, 인디애나, CLK, dout);
초기
시작
$ sdf_annotate ( "SPCELL.SDF", SIN_POUT);
/ / $ ( "ser_pa.sdf"sdf_annotate, SIN_POUT);
끝
항상 # (단계 / 2) CLK = ~ CLK;
초기
시작
리셋 = 0; CLK = 0;
......
확인 파일의 소스 코드, testbench, 그리고 자위대의 파일을 포함합니다.sdf 파일과 같은 시뮬레이션 결과는 sdf 파일없이 결과입니다.왜?제발.