게시물 - 레이아웃 시뮬레이션 sdf_annotate

[ianalog]

안녕, 여러분,
지금은 포스트
- 레이아웃 시뮬레이션 - 주석 다시 sdf 파일을 실행하고 싶습니다.내 마지막 게이트 수준의 Netlist로 애스 ()에 의해와 노스캐롤라 - Verilog 시뮬레이터를 사용하여 sdf 파일을 추가합니다.공장의 도구와 경로는 아스트로입니다.내가 게이트 레벨의 시뮬레이션 결과
- 게시물의 Netlist
- 합성이 방법을 가지고있다.하지만, 게시물 - 레이아웃 결과 getten 아니다.왜 이런 이유는 무엇인가?

내 코드로 표시됩니다 :

모듈 top_test;
, 인디애나 리셋 CLK reg;
와이어 [5시] dout;
= 100 단계 매개 변수;

SIN_POUT SIN_POUT (리셋, 인디애나, CLK, dout);
초기
시작
$ sdf_annotate ( "SPCELL.SDF", SIN_POUT);
/ / $ ( "ser_pa.sdf"sdf_annotate, SIN_POUT);
끝

항상 # (단계 / 2) CLK = ~ CLK;
초기
시작

리셋 = 0; CLK = 0;
......
확인 파일의 소스 코드, testbench, 그리고 자위대의 파일을 포함합니다.sdf 파일과 같은 시뮬레이션 결과는 sdf 파일없이 결과입니다.왜?제발.

 

[aslijia]

때로는 당신의 라이브러리의 버전을 사용하는 도구의 버전이 일치하지 않습니다.저는이 문제를 만난 적이있다.내가 그것으로 용질 수행 :
my_script
......
......
write_sdf - v를 1.0 *****
..........

즉, "- v를 사람 XX"을 추가하여 도구의 버전

그것을 당신을 도왔다는 희망

 

[aji_vlsi]

ianalog 썼습니다 :확인 파일의 소스 코드, testbench, 그리고 자위대의 파일을 포함합니다.
sdf 파일과 같은 시뮬레이션 결과는 sdf 파일없이 결과입니다.
왜?
제발.

 

[ianalog]

, aslijia 감사 aji_vlsi.
write_sdf - v를 1.0 *****
미안, 난 무슨 말인지 이해가 래요?이 명령을 사용하여 didnot.모두 알려주십시오.

내 로그를 확인하십시오.
타이밍 위반 로그 파일의 메시지를주고있다.
경고!타이밍 위반
$ (negedge XC & & & D에
개최 :
2,000,240 추신, posedge XR은 :
2,000,440 추신, 21 : 210 추신);
파일 : / project/VDEC/rohm035u/lib/Verilog/ROHM035.v, 라인 = 967
범위 : top_test.SIN_POUT. \ U1/OUT_REG [0]
시간 :
2,000,440 추신
하지만 보고서는 타이밍이다 애스 만났다.왜?
어떻게 내 한국 P & R 또는 다른 질문을
고칠 것인가?
진심으로 감사합니다!

마크.이승엽

 

[Guest]

[No message]

 

[spauls]

아스트로, STA 기법을 사용합니다
는 더 나은보기 waveformand 분석