""검증을위한 HDL을 모듈의 신호를 도청?

[umairsiddiqui]

AOA,inside the module...(i'm working in vhdl)

선생님, Verilog 난 대부분의 모듈은 내부 디스플레이의 초기 $
봤어 ... (내가 VHDL)에 일하고 있어요

중요한 procesor intructions 또한 ModelSim 5.7 버전에 대한 사용자 정의 자일링스 & 외부 신호를 내 사용자 정의 CPU의 레지스터 출력 (VHDL의 내부 테스트 도청) wanto 및 파일에 로그는 기본적으로 내가.

난 "측면에서 제어 장치 코드"프로 시저 로깅 () 난장판을 만드는 -이 부분을 작성해야 할 ...
그리고 의견과 같은 추가
코드 :

- 시놉시스 합성 번역 벗어

 

[Guest]

[No message]

 

[echo47]

계층 구조 신호 이름을 사용하여 귀하의 테스트 벤치, 그리고 귀하의 디자인의 신호에 액세스할 수 없다고 표시, 그들 로그 뭐든간에.어쨌든 난 당신이 대답하지 느낄 필요합니다.

당신이 서식있는 텍스트 출력 방법을 발견한 적이 있습니까?그것은 printf 아니지만, 아무것도없는 것보단 낫지 :
(some_file_handle, real'IMAGE (some_real_variable) & 문자열 '( "텍스트") & time'IMAGE (some_time_variable) & LF에); 쓰기

 

[bibo1978]

당신은 또한 그 자체 ModelSim, 가상 함수와 가상 신호를 사용하여 코드를 추적하는 데 사용할 수있습니다 같아요.이 때로는 적합하지만 나도 몰라이 귀하의 상황에 적합합니다.