개념 합성으로> 도움이 절

[microe_victor]

에서 별도의 블록 상태 레지스터 항상 또는 자체 프로세스 논리 combinational 기계 "에 대한주의,를위한 컴퓨팅되어야 다음 상태를."

무슨 뜻이지, 설명 제발 좀와 더 나은 예제
아주 많이 고마워

 

[ray123]

이것은 여기에서 나는 예를 들면 :
http://www.cse.nd.edu/courses/cse40462/www/reports/verilog.pdf

=== 상태 변수 정의합니다.
===
주] reg [이 1시;
nextstate] reg [을 1시가;
매개 변수 S0 = 2 b00;
매개 변수 S1 = 2 b01;
매개 변수 S2 = 2 B10;

===이 과정은 레지스터를 포함 유일한 국가.
===
/ / 주 등록
항상 @ (posedge CLK 또는 posedge의 재설정)
면 (재설정) 상태 <= S0;
다른 주 <= nextstate;

===이 과정은 국가를위한 컴퓨팅 다음 논리를 combinational 들어서만.
===
/ / 다음 주 로직
항상 @ (주)
케이스 (주)
S0 : nextstate <= S1;
S1 : nextstate <= S2;
S2 : nextstate <= S0;
기본값 : nextstate <= S0;
endcase

 

[subramanyam]

FSM 코드를위한에서는 쓰기, u는 블록)는 항상 처리할 수 분할 그것으로 2 ~ 3 (또는.
어떤 FSM이 구성되어 중
1) 국가를 등록 현재 보유하고있는. (연속)
2) combinational 논리) combinational에 생성 다음 주 로직 (
3) combinational 논리가 출력을 생성합니다. (combinational)

각각 그들의 블록 별도로 할 수 작성된.당신은 블록 프로세스와 순차 논리로 동일한 논리 수있는 결합 출력 아니지만 다음 주 combinational 로직을.그것은 가장자리가 bcoz 다음 클럭 상태에 따라 상태가 현재 다음의 정보를이와 u해야합니다.

 

[anmolvlsi13]

Seq을 믹스와 마찬가지로 desigining없는 놈이야 우리가 FSM.그리고 Combinational 논리, 그렇지 않으면 원하지 않는 래치를 유추 것입니다.

Anmol

 

[Guest]

[No message]

 

[sumit_techkgp]

신호 확인 상태 유추의 기계를 독립.절차상의 진술 추론 별도의 신호에서.이것은 더 쉽게 될 디자인 문제와 디버깅을 많이 해결됩니다.
Sumit

 

[p_shinde]

논리를하면 combinational 나는 rgt .... ....... 잘못했다해야하는가 올바른지 내가있다면 밖으로 작성된 u는 프로세스 ... 만 ..... 다음 상태를 지정하고 현재 상태

 

[shiv_emf]

p_shinde 작성 :

난 rgt .... combinational 논리 오전 있는지 u는 오직 상태 현재 상태와 다음을 지정합니다 ..... 제가 ....... 틀렸다면 정정 해줘 프로세스 ... 서면으로해야

 

[xuanzhu]

사실, 당신은 전환을 줄 상태 제어를 조건으로 신호를 대신 사용하는 컨트롤.그리고 블록 및 순차 논리 코드를 한 항상 combinational 쓰기 논리, 그때 당신은 신호를 구분하지 두려워 당신이 생략