감지 클럭 에지

[dak-ju]

가 신호 2의 상승 에지가 신호 1의 상승 또는 하강 에지와 동기화되는지 여부를 감지 싶어요. 나는 그것을 구현하는 로직 설계가 필요 따라서 (Plese가 첨부된 그림 참조). S1과 S2 내 시스템에 입력 실제로 나는 관계없이 그것이 (S2) S1의 상승 / 하강 에지에서 캡처 여부의 S1 중 하나의 완전한 기간에 의해 S2 신호를 이동해야합니다.

 

[eeeraghu]

여기서 출력 S2, 그래서 S1, S2에 이벤트가있을 때마다 S2 신호가 긍정적인 가장자리 또는 부정적인 가장자리 이벤트 중 하나하는 경향이있는 그림에 따라 IE를 실행해야하는 신호에 순전히 달려 있습니다. 그래서 논리 U는 S1 트리거 이벤트에 대한 참조와 함께 S2 신호를 chexk해야한다는 것입니다.

 

[funster]

내가이 다른 응용 프로그램 정보를 설계 어쩌면 당신이 제공해야합니다 열심히 생각, 그때 우리는 당신이 직면한 문제를 해결할 다른 방법을 제공할 수 있습니다. 안부 [인용 = dak - 광주] 나는 신호 2의 상승 에지가 신호 1의 상승 또는 하강 에지와 동기화되는지 여부를 감지 싶어요. (Plese은 첨부된 그림 참조) 나는 그것을 구현하기위한 로직 설계를해야 하니까. [/ 인용]

 

[markd]

당신은 두 번 빠르게 다음 S1과 샘플 s1x2의 모든 상승 가장자리에 S2이 도움이 되었으면 좋겠 신호 s1x2을 만들어야합니다.

 

[amarnath]

나는 IT가 IT를 두 신호의 긍정적인 EGDE가 동기화 여부 S1 S2 ------------------- - 인보이스 - 인보이스 - 인보이스를 감지 -이 WAY.FOR을 SIMPLE.DO하다고 생각해 - 이러한 방식으로에 신호를 먹이고 GATE.NOW U는 POSTIVE EGDE의 SYNCHRONISATION.FOR 부정적인 EDGE 동기화가 똑같이 교장 사용하지만 제어 신호를 모두 가질 NOR GATE.NOW U에 신호를 피드에 대한 ONE 제어 신호를 GET - 또는 그것은 최종 제어 신호를 얻으려고 말야. 감사의 AMARNATH

 

[abhishek_elec]

의 CLK 핀 S2 줘 2 슬리퍼, 하나가 에지 - 트리거 상승 및 다른 에지 - 트리거 떨어지고 있습니다. 퍼 모두의 데이터 핀에 S1주세요. 퍼의 Q는 NOR 게이트와 NOR의 O / P는 S2가 S1의 가장자리를 상승 또는 하강과 동기화 여부 말할 것이다 부여됩니다. S2 상승 에지가 동기화하는 경우, O / P => 다른 1 O / P => 0.

 

[Thomson]

이 두 신호에 대한 몇 가지 추가 정보가 필수는 것을 믿어! 이 입력 신호가 intrinsiclly syncrhonously 다른 모듈에 의해 생성되는 경우, 지식, 그 다음이 두 신호만을 지연 차이가 고려되어야한다! 제대로 작동하기 위해서는, 이것은 S1 S2보다 오래 지연된다. 이 두 신호가 비동기있다면이 두 신호의 간단한 comparsion는 2DDF의 동기를 사용한다 그래야 metastability를 생성합니다. 당신이 디지털 로직 설계하는 동안이 두 신호를 아무 생각이 없다는 것을 불가능하다.