감성 목록과> 문제와 함께 항상 블록

[kuntul]

내가 가지고 Verilog 코드를 참조하십시오.코드 :

항상 @ (posedge CLK) 시작ForwardA = 0;

ForwardB = 0;/ / EX에 해저드

EXMEMRegWrite은 == 1) 시작합니다 (해당되는 경우

(EXMEMrd! 경우 = 0)

EXMEMrd은 == IDEXrs (있을 경우)

ForwardA = 2'b10;

EXMEMrd은 == IDEXrt & & (해당되는 경우 IDEXTest == 0)

ForwardB = 2'b10;

끝/ / MEM 위험MEMWBRegWrite은 == 1) 시작합니다 (해당되는 경우

MEMWBrd가! = 0) 시작합니다 (해당되는 경우

== 1 EXMEMRegWrite (있다면! (& & EXMEMrd! = 0 & & (EXMEMrd == IDEXrs)))

MEMWBrd은 == IDEXrs (있을 경우)

ForwardA = 2'b01;

IDEXTest은 == 0) 시작합니다 (해당되는 경우

== 1 EXMEMRegWrite (있다면! (& & EXMEMrd! = 0 & & (EXMEMrd == IDEXrt)))

MEMWBrd은 == IDEXrt (있을 경우)

ForwardB = 2'b01;

끝

끝

끝끝

 

[shitansh]

쓴 것 같아 당신은 문제가 그곳으로 논리.

HTH

 

[Guest]

[No message]

 

[kuntul]

난 ..... 거기에 문제를보고 어떤 논리하지뭘보고있는 당신은?

 

[tkbits]

클럭 신호와 동일한하려면 업데이 트에 대한 두 번째 가장자리에 시계를 사용 할 수 없습니다.

그건 마치 시험하는 클럭 모두에 신호.그렇다면 앞으로 출력이 변경됩니다 신호를 허용 테스트 항상 변화 중 하나 가장자리 후 다.

간단한 방법이 설명 - 신호 테스트이거나 그들이 값을 사용되는 가장자리 전에 시계, 그리고 신호의 가장자리 시계 변경 값을 후.

 

[kuntul]

당신 말은 ... 등 등 ... 난 EXMEMrd 필요로 변경됩니다 그것 때문에 목록은 감수성