| 저자 | 메시지 |
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tigerajs
가입 : 2006년 2월 8일
게시물 : 30
|  2006년 2월 20일 3시 17분 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | 도와주세요 PLZ |
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aravind
가입 : 2006 년 2004년 6월 29일
게시물 : 619
도와주 : 23
위치 : 인도
| 2006년 2월 20일 3시 40분 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| 그건 = # 5 b 사용해서는 안됩니다 엄지 규칙은 U입니다;
U = b # 5를 동시에 사용할 수있다;
때문에 성명을 차단합니다.
5 초에 대한 1.it 블럭 b의 가치와 그것을주지
2.a = b 값을 일이 5 초 후.
비 simillary - 반대 성명을 차단하는 자사의 부사장
U 따라야한다 "= # 5B를
때문에 해당 문장을 차단 실거예요 |
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jarodz
가입 : 2006 년 2005년 3월 12일
게시물 : 100
도와주 : 14
| 2006년 2월 20일 6시 43분 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| 대답 # 5 = B는 5 시간 단위 시뮬레이터 후 A까지 B의 값을 할당 실행
나 = # 5 B의 시뮬레이터를 할 때,이 정책을 실행
다음이 keeped에 값을 할당 B의 현재 가치를 유지 5 시간 단위를했다.
그것은 "<=".와 동일합니다
감사합니다,
재로드 |
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nand_gates
가입 : 2006 년 2004년 7월 19일
게시물 : 908
도와주 : 120
| 2006년 2월 20일 8시 32분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| 이러한 방법은 하나의 모델은 전송 지연과 Verilog 시뮬레이터의 관성 지연됩니다.
VHDL 통해 UR 당신을 그것을 얻을 것이다 잘 알고있다면!
내가 timescale 1ns로 가정시
# 1 "= 웹 / /이 모델은 전송 지연 b '에서 1 ns의'후에 나타납니다
''이 additin 1 ns의 지연 b '이후에 다음과 같이 "= # 1 웹 / /이 모델은 관성 지연'
어떤 맥박 "1ns에서 '필터를 밖으로 얻을 것이다'
Plaese VHDL를 위해서는 아래 링크를 참조하시기 바랍니다!
http://www.gmvhdl.com/delay.htm |
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novise
가입 : 2006년 2월 14일
게시물 : 12
| 2006년 2월 20일 16시 38분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| | # 1a를 할 때 "= b)는 b (T는 사용 시간에 마 1 할당되어, 다른 손으로 할 때"= # 1b b (마 1)가 사용되면 한 번에 T는 1에 할당됩니다 |
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rsjgs
가입 : 2006년 2월 14일
게시물 : 10
| 2006년 2월 26일 19시 37분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| | 차이점은 첫 번째 경우에 RHS의 평가가 이루어지는 즉시하지만이 1 ns의 assigment했다. 자체적으로 1 ns의 완료 후에 두 번째 경우에는 평가 |
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darylz
가입 : 2006 년 2005년 3월 24일
게시물 : 132
도움이 : 4
| 2006년 2월 27일 3시 21분 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | 추출이다 nand_gates! |
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bracketx
가입 : 2006년 1월 11일
게시물 : 12
| 2006년 2월 28일 13시 20분 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | hehe, 몇 가지 설명. |
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positive_edge
가입 : 2006년 2월 13일
게시물 : 6
| 2006년 3월 1일 20시 12분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| 1)
# 1 "= b
과제의 평가 타이밍 제어에 의해 지연될 수있습니다.
RHS 표현을 평가했다.
과제물 "즉 --- b (마 1) 예정이다
2) "= # 1 b
RHS 표현을 평가했다.
양도 타이밍 제어에 의해 지연 대기열의 끝에 예정이다.
흐름에 계속됩니다.
시뮬레이션 시간을 마에 "- 하 ... 1 |
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구글
애드 센스
| 2006년 3월 1일 20시 12분 광고 | | |
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AlexWan
가입 : 2006 년 2003년 12월 26일
게시물 : 305
도움이 : 6
| 2006년 3월 2일 9시 44분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| 1 # N을 "= b
왼쪽에 지연을 추가 손을 combinational 논리 모델에 배정 nonblocking 측면 (LHS) 결함이있습니다.
| 코드 : |
모듈 adder_t2 (공동, 형님, A와 B, CI 소개);
출력 공동;
출력 [3시] 합계;
입력 [3시] A와 B;
입력 CI 소개;
reg 공동;
] 형님 [3시 reg;
항상 @ (또는 B 또는 CI 소개)
# 12 (동료, 합계) "= B를 CI 소개;
endmodule
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만약 시간이 15 입력 변화가있다면, 다음 9ns 중 B 및 CI를 입력 모두 변경, 출력, B 및 CI를 가장 최신의 값으로 업데이 트됩니다. 이 모델링 방식 금액에 가치를 전파할 수 밖에 3ns 대신 필요한 12ns 전파 지연 후에 출력을 수행 CI를 입력 허용.
그래서 combinational 논리 모델에 할당 nonblocking의 LHS에 지연을 올려 놓지 마십시오. 이것은 나쁜 코딩 스타일입니다.
모든 사람 클리포드의 E. 커밍스 신문에서 자세한 내용을 inforamtion를 얻을 수있습니다. [/ 코드] |
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웽
가입 : 2006년 1월 13일
게시물 : 32
| 2006년 3월 3일 20시 1분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| 이러한 차단 마와 과제 nonblocking 실제 회로를 반영됩니까?
사람이 예제 코드는 있습니까? |
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Vonn
가입 : 2006 년 2002년 10월 6일
게시물 : 254
도와주 : 2
| 2006년 3월 6일 2시 25분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| 물론 그렇지 ... 여기에 예제입니다 :
만약 당신이 과정에서 쓰기 :
= 1;
b =;
C = b;
이 = b와 C = 1 ~ 3 회로에서 생성된 버퍼는 각 다른 사람에게 연결됩니다 임무를 차단하고있습니다
1 --- [버퍼 ]---> --- [버퍼 ]---> b --- [버퍼 ]---> C
반면 당신이 쓰는 경우가 아닌 사용 차단
"= 1;
b "=;
C "= b;
이 임무입니다 Nonblocking을 의미합니다 :
= 1
B의 = 이전 값
b의 대부분이 C = 이전 값
버퍼와 실제 회로 될 f를 / f를 대신
1 --- [f를 / f를 ]---> --- [f를 / f를 ]---> b --- [f를 / f를 ]---> C |
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yuenkit
가입 : 2006 년 2005년 1월 20일
게시물 : 110
도와주 : 5
| 2006년 3월 10일 10시 21분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| | 운송 지연과 관성 지연 |
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웽
가입 : 2006년 1월 13일
게시물 : 32
| 2006년 3월 14일 3시 41분 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| | 인용구 : | 이러한 차단 마와 과제 nonblocking 실제 회로를 반영됩니까?
사람이 예제 코드는 있습니까?
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나는 내 질문이 명확하지 않아서 유감입니다.
무엇이 차단 여부 및 지연과 과제 nonblocking 실제 회로를 반영하고있다 묻고 싶었어요. 회로에 합성하는 방법에 모두 할당 지연을합니까? |
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shiv_emf
가입 : 2006 년 2005년 8월 31일
게시물 : 641
도와주 : 16
| 09 2006 18시 18분 9월 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | Vonn 좋은 예를 들어 주신! 제가 교대 등록 디자인을 위해 사용할 수 있습니까? / |
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archillios
가입 : 2006 년 2005년 6월 29일
게시물 : 97
도움이 : 4
| 12 2006 16시 53분 9월 재 : 무엇을 # 1 사이의 차이점은 무엇입니까 "= b와"= # 1 b | | |
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| AlexWan 바로 그 나쁜 코딩 스타일을 때 combinational 로직을 모델링하는 데 사용됩니다. 알렉스 주셔서 감사합니다!
아래 코드를 참조하십시오 :
/ *
나쁜 코딩 스타일 예제
* /
모듈 adder_t2 (공동, 형님, A와 B, CI 소개);
출력 공동;
출력 [3시] 합계;
입력 [3시] A와 B;
입력 CI 소개;
reg 공동;
] 형님 [3시 reg;
항상 @ (또는 B 또는 CI 소개)
# 12 (동료, 합계) "= B를 CI 소개; / / 나쁘지 않은 임무를 연기 스타일로 코딩 블럭
endmodule
모듈 결핵;
[3시] A와 B reg;
reg CI 소개;
철사 [3시] 합계;
공동 전선;
adder_t2 DUT (. 협력 (공동). 합이 (요약). (). b (b) 항. CI 소개 (CI 소개));
초기
시작
# 0 (A와 B, CI 소개) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (A와 B, CI 소개) = (4'h2, 4'h5, 1'h1);
# 5 (A와 B, CI 소개) = (4'he, 4'h0, 1'h1);
# 9 (A와 B, CI 소개) = (4'h5, 4'h1, 1'h0);
# 50;
$ 디스플레이 ( "안녕히 가세요");
$ 그만;
끝
endmodule
/////////////////////////////////////////
예기치 않은 동작이 보게 될 것이다.
적인 A / B / CI를, (공동으로, 합계) "= B를 CI를 변경; 예정입니다 12 시간 단위에서 나중에 시간이되기 전에, 어떤 변경 / 웹 / CI를 적용한다옵니다 ( 공동, 합계), 너무 지체하지 # 12입니다. |
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foster_cn
가입 : 2006 년 2003년 1월 14일
게시물 : 74
도와주 : 2
| 14 2006 7시 6분 9월 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | # 1에서 "= # 1 B는 flipflop 전환 시간을 의미합니까? |
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darylz
가입 : 2006 년 2005년 3월 24일
게시물 : 132
도움이 : 4
| 14 2006 7시 13분 9월 뭘 # 1 사이의 차이 "= b와"= # 1 B가 | | |
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| | 할당 순서를 달라! |
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